JPH06169014A - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
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- JPH06169014A JPH06169014A JP40A JP5377792A JPH06169014A JP H06169014 A JPH06169014 A JP H06169014A JP 40 A JP40 A JP 40A JP 5377792 A JP5377792 A JP 5377792A JP H06169014 A JPH06169014 A JP H06169014A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10P54/00—Cutting or separating of wafers, substrates or parts of devices
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Abstract
(57)【要約】
【目的】 本発明は、電力用ＧａＡｓＦＥＴやモノリシ
ックマイクロ波集積回路等の化合物半導体装置に関し、
ブレードダイシング工程におけるチップの欠けや外観不
良の頻度を低く抑えると共に、より少ない外観検査時間
で、ＣＶＤ膜はがれやパッドはがれの無い高品質な化合
物半導体装置を提供することを目的とする。 【構成】 オリエンテーションフラットに対して垂直方
向のダイシングライン５の内側に溝１を具備し、溝１か
ら所定の距離を隔ててＣＶＤ膜３及びまたはチップパタ
ーンを構成する。
ックマイクロ波集積回路等の化合物半導体装置に関し、
ブレードダイシング工程におけるチップの欠けや外観不
良の頻度を低く抑えると共に、より少ない外観検査時間
で、ＣＶＤ膜はがれやパッドはがれの無い高品質な化合
物半導体装置を提供することを目的とする。 【構成】 オリエンテーションフラットに対して垂直方
向のダイシングライン５の内側に溝１を具備し、溝１か
ら所定の距離を隔ててＣＶＤ膜３及びまたはチップパタ
ーンを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、電力用ＧａＡｓＦＥＴ
やモノリシックマイクロ波集積回路（ＭＭＩＣ：monoli
thic microwave integrated circuit ）等の化合物半導
体装置に関し、特に、ブレードダイシング工程における
チップの欠けや外観不良が少なく、ＣＶＤ膜はがれやパ
ッドはがれの無い高品質な化合物半導体装置に関する。
やモノリシックマイクロ波集積回路（ＭＭＩＣ：monoli
thic microwave integrated circuit ）等の化合物半導
体装置に関し、特に、ブレードダイシング工程における
チップの欠けや外観不良が少なく、ＣＶＤ膜はがれやパ
ッドはがれの無い高品質な化合物半導体装置に関する。
【０００２】
【従来の技術】ウェハに形成された集積回路のチップを
個々に分割するダイシング（dicing）プロセスにおいて
は、削溝をできるだけ狭くして無駄な部分を少なくし、
切断時にはチップに損傷を与えず、チッピングと呼ぶ切
削部分からの割れ及び欠けをできるだけ少なくすること
が要求される。
個々に分割するダイシング（dicing）プロセスにおいて
は、削溝をできるだけ狭くして無駄な部分を少なくし、
切断時にはチップに損傷を与えず、チッピングと呼ぶ切
削部分からの割れ及び欠けをできるだけ少なくすること
が要求される。
【０００３】従来の化合物半導体装置では、ブレードダ
イシングした後に外観検査を行ない、ＣＶＤ膜やパター
ンにチップの欠けが達したチップは、不良チップとして
除去していた。
イシングした後に外観検査を行ない、ＣＶＤ膜やパター
ンにチップの欠けが達したチップは、不良チップとして
除去していた。
【０００４】従来のダイシング技術によれば、チップの
欠けや外観不良は３０％と高く、化合物半導体装置の歩
留りを落としていた。また、外観検査が目視とシービン
グを行なうことから費用と時間がかかる。更に、欠けが
ＣＶＤ膜に達していないチップでも、ブレードのダメー
ジが入って密着性が悪くなり、膜はがれやパッドはがれ
の原因となっていた。
欠けや外観不良は３０％と高く、化合物半導体装置の歩
留りを落としていた。また、外観検査が目視とシービン
グを行なうことから費用と時間がかかる。更に、欠けが
ＣＶＤ膜に達していないチップでも、ブレードのダメー
ジが入って密着性が悪くなり、膜はがれやパッドはがれ
の原因となっていた。
【０００５】また、チップの欠けを観察すると、図２に
示すように、特に、オリエンテーションフラット（０▲
バー▼１▲バー▼１▲バー▼）に対して垂直方向のライ
ンに欠けが多発していることが経験的に知られている。
示すように、特に、オリエンテーションフラット（０▲
バー▼１▲バー▼１▲バー▼）に対して垂直方向のライ
ンに欠けが多発していることが経験的に知られている。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
化合物半導体装置では、ブレードダイシング工程におい
て、（１）チップの欠けや外観不良が３０％と高く、歩
留りを落とす、（２）外観検査に費用と時間がかかる、
（３）ブレードのダメージにより膜はがれやパッドはが
れが起こる、という欠点があった。
化合物半導体装置では、ブレードダイシング工程におい
て、（１）チップの欠けや外観不良が３０％と高く、歩
留りを落とす、（２）外観検査に費用と時間がかかる、
（３）ブレードのダメージにより膜はがれやパッドはが
れが起こる、という欠点があった。
【０００７】本発明は、上記問題点を解決するもので、
その目的は、ブレードダイシング工程におけるチップの
欠けや外観不良の頻度を低く抑えると共に、より少ない
外観検査時間で、ＣＶＤ膜はがれやパッドはがれの無い
高品質な化合物半導体装置を提供することである。
その目的は、ブレードダイシング工程におけるチップの
欠けや外観不良の頻度を低く抑えると共に、より少ない
外観検査時間で、ＣＶＤ膜はがれやパッドはがれの無い
高品質な化合物半導体装置を提供することである。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の化合物半導体装置の特徴は、図１に示す如
く、オリエンテーションフラットに対して垂直方向のダ
イシングライン５の内側に溝１を具備し、前記溝１から
所定の距離を隔ててＣＶＤ膜３及びまたはチップパター
ンを構成することである。
に、本発明の化合物半導体装置の特徴は、図１に示す如
く、オリエンテーションフラットに対して垂直方向のダ
イシングライン５の内側に溝１を具備し、前記溝１から
所定の距離を隔ててＣＶＤ膜３及びまたはチップパター
ンを構成することである。
【０００９】また、本発明の第２の化合物半導体装置の
特徴は、請求項１に記載の化合物半導体装置において、
前記溝１の幅は約２０〜３０μｍで、前記溝１から５〜
１０μｍ隔ててＣＶＤ膜３及びチップパターンを構成す
ることである。
特徴は、請求項１に記載の化合物半導体装置において、
前記溝１の幅は約２０〜３０μｍで、前記溝１から５〜
１０μｍ隔ててＣＶＤ膜３及びチップパターンを構成す
ることである。
【００１０】また、本発明の第３の化合物半導体装置の
特徴は、請求項１または２に記載の化合物半導体装置に
おいて、前記化合物半導体は、ＧａＡｓデバイスである
ことである。
特徴は、請求項１または２に記載の化合物半導体装置に
おいて、前記化合物半導体は、ＧａＡｓデバイスである
ことである。
【００１１】
【作用】本発明の第１、第２、及び第３の特徴の化合物
半導体装置では、オリエンテーションフラットに対して
垂直方向のダイシングライン５の内側に、例えば、幅約
２０〜３０μｍの溝１を構成し、溝１から例えば約１０
μｍ隔ててＣＶＤ膜３及びチップパターンを構成する。
半導体装置では、オリエンテーションフラットに対して
垂直方向のダイシングライン５の内側に、例えば、幅約
２０〜３０μｍの溝１を構成し、溝１から例えば約１０
μｍ隔ててＣＶＤ膜３及びチップパターンを構成する。
【００１２】これにより、外観不良の頻度を低く抑える
ことができ、また外観検査と不良のシービングに時間を
要しなくなり、更にＣＶＤ膜はがれを無くし、パッドは
がれを半減することができ、結果として、歩留りの向上
した高品質な化合物半導体装置を実現できる。
ことができ、また外観検査と不良のシービングに時間を
要しなくなり、更にＣＶＤ膜はがれを無くし、パッドは
がれを半減することができ、結果として、歩留りの向上
した高品質な化合物半導体装置を実現できる。
【００１３】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００１４】図１に本発明の一実施例に係る化合物半導
体装置のチップの平面図を示す。同図に示す化合物半導
体装置は、チップサイズ２ｍｍ×１ｍｍの電力用ＧａＡ
ＳＦＥＴである。
体装置のチップの平面図を示す。同図に示す化合物半導
体装置は、チップサイズ２ｍｍ×１ｍｍの電力用ＧａＡ
ＳＦＥＴである。
【００１５】本実施例の化合物半導体装置では、オリエ
ンテーションフラット（０１▲バー▼１▲バー▼）に対
して垂直方向のダイシングライン５（片側５０μｍ）の
内側に、幅約３０μｍの溝１を図１のように掘る。
ンテーションフラット（０１▲バー▼１▲バー▼）に対
して垂直方向のダイシングライン５（片側５０μｍ）の
内側に、幅約３０μｍの溝１を図１のように掘る。
【００１６】この溝１を掘るのは最初で、マーカのＧａ
Ａｓエッチングを行なう際に、図１の溝１のパターンを
一緒のマスクに入れて、ＧａＡｓのエッチングを行な
う。また、この溝１のパターンから１０μｍ程隔ててＣ
ＶＤ膜３を含めたチップパターンを構成する。
Ａｓエッチングを行なう際に、図１の溝１のパターンを
一緒のマスクに入れて、ＧａＡｓのエッチングを行な
う。また、この溝１のパターンから１０μｍ程隔ててＣ
ＶＤ膜３を含めたチップパターンを構成する。
【００１７】このような構成とすることにより、外観不
良が少なくなり、また、溝１を目印とすることにより、
外観検査が簡単になり、不良のシービングに時間を要し
なくなった。更に、従来ＣＶＤ膜の端が捲れてパッドは
がれの原因となっていたが、溝１がある為このＣＶＤ膜
の捲れが無くなり、パッドはがれを１０％から５％に半
減することができ、結果として、化合物半導体装置の歩
留りを向上することができる。
良が少なくなり、また、溝１を目印とすることにより、
外観検査が簡単になり、不良のシービングに時間を要し
なくなった。更に、従来ＣＶＤ膜の端が捲れてパッドは
がれの原因となっていたが、溝１がある為このＣＶＤ膜
の捲れが無くなり、パッドはがれを１０％から５％に半
減することができ、結果として、化合物半導体装置の歩
留りを向上することができる。
【００１８】
【発明の効果】以上のように本発明によれば、オリエン
テーションフラットに対して垂直方向のダイシングライ
ンの内側に、例えば、幅約２０〜３０μｍの溝を構成
し、溝から例えば約１０μｍ隔ててＣＶＤ膜及びまたは
チップパターンを構成することとしたので、外観不良の
頻度を低く抑えることができ、また外観検査と不良のシ
ービングに時間を要しなくなり、更にパッドはがれを半
減することができ、結果として、歩留りの向上した高品
質な化合物半導体装置を提供することができる。
テーションフラットに対して垂直方向のダイシングライ
ンの内側に、例えば、幅約２０〜３０μｍの溝を構成
し、溝から例えば約１０μｍ隔ててＣＶＤ膜及びまたは
チップパターンを構成することとしたので、外観不良の
頻度を低く抑えることができ、また外観検査と不良のシ
ービングに時間を要しなくなり、更にパッドはがれを半
減することができ、結果として、歩留りの向上した高品
質な化合物半導体装置を提供することができる。
【図１】本発明の一実施例に係る化合物半導体装置のチ
ップの平面図である。
ップの平面図である。
【図２】従来の化合物半導体装置のチップの平面図であ
る。
る。
１ 溝 ３ ＣＶＤ膜 ５ ダイシングライン ７ パッドメタル ８ ソースパッド ９ ドレインパッド １０ ゲートパッド ０１▲バー▼１▲バー▼ オリエンテーションフラット １１ 電力用ＧａＡＳＦＥＴチップ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 化合物半導体装置およびその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電力用ＧａＡｓＦＥＴ
やモノリシックマイクロ波集積回路（ＭＭＩＣ:Monolit
hic Microwave Integrated Circuit）等の化合物半導体
装置及びその製造方法に関し、特に、ブレードダイシン
グ工程から生じる様々の問題を解決し得る構造を備えた
化合物半導体装置及びその製造方法に関する。
やモノリシックマイクロ波集積回路（ＭＭＩＣ:Monolit
hic Microwave Integrated Circuit）等の化合物半導体
装置及びその製造方法に関し、特に、ブレードダイシン
グ工程から生じる様々の問題を解決し得る構造を備えた
化合物半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ウェハに形成された集積回路のチップを
個々に分割するダイシング（dicing）プロセスにおいて
は、削溝をできるだけ狭くして無駄な部分を少なくし、
切断時にはチップに損傷を与えず、チッピングと呼ぶ切
削部分からの割れ及び欠けをできるだけ少なくすること
が要求される。
個々に分割するダイシング（dicing）プロセスにおいて
は、削溝をできるだけ狭くして無駄な部分を少なくし、
切断時にはチップに損傷を与えず、チッピングと呼ぶ切
削部分からの割れ及び欠けをできるだけ少なくすること
が要求される。
【０００３】従来の化合物半導体装置では、ブレードダ
イシングした後に外観検査を行ない、ＣＶＤ膜やパター
ンにチップの欠けが達したチップは、不良チップとして
除去していた。
イシングした後に外観検査を行ない、ＣＶＤ膜やパター
ンにチップの欠けが達したチップは、不良チップとして
除去していた。
【０００４】図２は従来の化合物半導体装置のダイシン
グさせたチップを示す平面図である。図示するように、
チップ１１にはＣＶＤ膜３、ソースパッド８、ドレイン
パッド９、およびゲートパッド１０等のチップパターン
が形成されている。５はオリエンテーションフラットに
対して垂直方向のダイシングライン、１２はこのブレー
ドダイシング工程時において発生したチップの欠け、即
ちチッピングを示す。図示するようにこのチッピング１
２は、往々にしてＣＶＤ膜３の一部にまで達し、ＣＶＤ
膜３とチップとの密着性を損なう。この結果、ＣＶＤ膜
３の一部が捲れ上がり、前記パッド８，９、および１０
等のパッドはがれを引き起こす原因となっている。
グさせたチップを示す平面図である。図示するように、
チップ１１にはＣＶＤ膜３、ソースパッド８、ドレイン
パッド９、およびゲートパッド１０等のチップパターン
が形成されている。５はオリエンテーションフラットに
対して垂直方向のダイシングライン、１２はこのブレー
ドダイシング工程時において発生したチップの欠け、即
ちチッピングを示す。図示するようにこのチッピング１
２は、往々にしてＣＶＤ膜３の一部にまで達し、ＣＶＤ
膜３とチップとの密着性を損なう。この結果、ＣＶＤ膜
３の一部が捲れ上がり、前記パッド８，９、および１０
等のパッドはがれを引き起こす原因となっている。
【０００５】従来のダイシング技術によれば、チップの
欠けや外観不良は３０％と高く、化合物半導体装置の歩
留りを落としていた。また、外観検査が目視とシービン
グを行なうことから費用と時間がかかっていた。
欠けや外観不良は３０％と高く、化合物半導体装置の歩
留りを落としていた。また、外観検査が目視とシービン
グを行なうことから費用と時間がかかっていた。
【０００６】更に、欠けがＣＶＤ膜に達していないチッ
プでも、ブレードのダメージが入って密着性が悪くな
り、膜はがれやパッドはがれの原因となっていた。
プでも、ブレードのダメージが入って密着性が悪くな
り、膜はがれやパッドはがれの原因となっていた。
【０００７】また、チップの欠けを観察すると、図２に
示すように、特に、オリエンテーションフラット、例え
ばＧａＡｓの場合（０１１）に対して垂直方向のライン
に欠けが多発していることが経験的に知られている。
示すように、特に、オリエンテーションフラット、例え
ばＧａＡｓの場合（０１１）に対して垂直方向のライン
に欠けが多発していることが経験的に知られている。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
化合物半導体装置では、ブレードダイシング工程におい
て、（１）チップの欠けや外観不良が３０％と高く、歩
留りを落とす、（２）外観検査に費用と時間がかかる、
（３）ブレードのダメージにより膜はがれやパッドはが
れが起こる、という欠点があった。
化合物半導体装置では、ブレードダイシング工程におい
て、（１）チップの欠けや外観不良が３０％と高く、歩
留りを落とす、（２）外観検査に費用と時間がかかる、
（３）ブレードのダメージにより膜はがれやパッドはが
れが起こる、という欠点があった。
【０００９】本発明は前記従来例の問題点を解決する目
的で成されたものであり、従ってその目的は、ブレード
ダイシング工程におけるチップの欠けや外観不良の発生
頻度を抑えると共に、チップからのＣＶＤ膜はがれやパ
ッドはがれを生じる恐れの少い構造を有する、化合物半
導体装置を提供する事である。
的で成されたものであり、従ってその目的は、ブレード
ダイシング工程におけるチップの欠けや外観不良の発生
頻度を抑えると共に、チップからのＣＶＤ膜はがれやパ
ッドはがれを生じる恐れの少い構造を有する、化合物半
導体装置を提供する事である。
【００１０】本発明の他の目的は、前記目的を達成する
構造を有する化合物半導体装置を効率的に製造する為の
方法を提供する事である。
構造を有する化合物半導体装置を効率的に製造する為の
方法を提供する事である。
【００１１】
【課題を解決するための手段】本発明の第１の特徴は、
ＣＶＤ膜および／またはパッドメタルを有する化合物半
導体チップ；オリエンテーションフラットに垂直なダイ
シングライン；およびこのダイシングラインの内側にか
つこのラインに沿って形成された溝を有する化合物半導
体装置を提供することである。
ＣＶＤ膜および／またはパッドメタルを有する化合物半
導体チップ；オリエンテーションフラットに垂直なダイ
シングライン；およびこのダイシングラインの内側にか
つこのラインに沿って形成された溝を有する化合物半導
体装置を提供することである。
【００１２】本発明の第２の特徴は、各チップ内に、か
つオリエンテーションフラットに対して垂直となるよう
に選択されたダイシングラインに沿って溝を形成するた
めに、化合物半導体ウエファをエッチングし、各チップ
上に、前記溝から所定の距離をおいてその溝の内側にＣ
ＶＤ膜および／またはパッドメタルを形成し、さらに前
記ウエファからブレードダイシングによって各チップを
切り離す化合物半導体装置の製造方法を提供することで
ある。
つオリエンテーションフラットに対して垂直となるよう
に選択されたダイシングラインに沿って溝を形成するた
めに、化合物半導体ウエファをエッチングし、各チップ
上に、前記溝から所定の距離をおいてその溝の内側にＣ
ＶＤ膜および／またはパッドメタルを形成し、さらに前
記ウエファからブレードダイシングによって各チップを
切り離す化合物半導体装置の製造方法を提供することで
ある。
【００１３】
【作用】前記第１、第２の特徴によれば、チップ上のＣ
ＶＤ膜および／またはパッドメタルは、ブレードダイシ
ング工程において、ダイシングラインにそって形成され
た溝により保護されて損傷を受けないので、高品質の化
合物半導体装置を高い生産性で得ることができる。
ＶＤ膜および／またはパッドメタルは、ブレードダイシ
ング工程において、ダイシングラインにそって形成され
た溝により保護されて損傷を受けないので、高品質の化
合物半導体装置を高い生産性で得ることができる。
【００１４】
【実施例】図１ａに、本発明の一実施例にかかる化合物
半導体装置の、ブレードダイシング工程以前のチップ平
面を示す。図示する装置は、チップサイズ２ｍｍ×１ｍ
ｍの電力用ＧａＡｓＦＥＴである。
半導体装置の、ブレードダイシング工程以前のチップ平
面を示す。図示する装置は、チップサイズ２ｍｍ×１ｍ
ｍの電力用ＧａＡｓＦＥＴである。
【００１５】本実施例の化合物半導体装置は、ＧａＡｓ
チップ１１内で、ダイシングライン５に沿って形成され
た溝１を有している。この場合、ダイシングライン５
は、チ
チップ１１内で、ダイシングライン５に沿って形成され
た溝１を有している。この場合、ダイシングライン５
は、チ
【外１】 各溝１は、図１に示すように、約３０μｍ）の幅を有す
る。この溝１の約１０μｍ内側のチップ１１上に、ＣＶ
Ｄフィルム３および／またはパッドメタル７を含むチッ
プパターンを形成する。なお、この実施例で、パッドメ
タル７は、ソースパッド８、ドレインパッド９、および
ゲートパッド１０を含む。
る。この溝１の約１０μｍ内側のチップ１１上に、ＣＶ
Ｄフィルム３および／またはパッドメタル７を含むチッ
プパターンを形成する。なお、この実施例で、パッドメ
タル７は、ソースパッド８、ドレインパッド９、および
ゲートパッド１０を含む。
【００１６】溝１は、例えば製造工程の初期の段階で形
成される。具体的には、ＧａＡｓのステッパー用のマー
カをエッチングする際に、このエッチング用のマスク内
に溝１のパターンを共に形成し、ＧａＡｓのエッチング
を行うことによって形成される。その後、溝１から１０
μｍ（約５〜１０μｍの範囲）程度隔てて、ＣＶＤ膜
３、パッドメタル７を含むチップパターンを形成する。
成される。具体的には、ＧａＡｓのステッパー用のマー
カをエッチングする際に、このエッチング用のマスク内
に溝１のパターンを共に形成し、ＧａＡｓのエッチング
を行うことによって形成される。その後、溝１から１０
μｍ（約５〜１０μｍの範囲）程度隔てて、ＣＶＤ膜
３、パッドメタル７を含むチップパターンを形成する。
【００１７】この溝１の存在によって、ＧａＡｓ電力用
チップ１１は、ＣＶＤ膜３に損傷を与えることなく、ブ
レードダイシングによって容易に他のチップから切り離
すことが出来る。
チップ１１は、ＣＶＤ膜３に損傷を与えることなく、ブ
レードダイシングによって容易に他のチップから切り離
すことが出来る。
【００１８】図１ｂは、ブレードダイシング工程以降の
ＧａＡｓチップ１１を示す。図示するように、ブレード
ダイシングによって、ダイシングライン５にチップング
１２あるいはブレードによる損傷が生じても、これらは
溝１の存在によってＣＶＤ膜３に致らない。その結果、
外観不良を伴う不良チップの発生率が大幅に低下する。
さらに、この溝１をチップの外観検査のための目印とし
て用いることができ、これによって、不良チップのシー
ビング時間を短縮することができる。
ＧａＡｓチップ１１を示す。図示するように、ブレード
ダイシングによって、ダイシングライン５にチップング
１２あるいはブレードによる損傷が生じても、これらは
溝１の存在によってＣＶＤ膜３に致らない。その結果、
外観不良を伴う不良チップの発生率が大幅に低下する。
さらに、この溝１をチップの外観検査のための目印とし
て用いることができ、これによって、不良チップのシー
ビング時間を短縮することができる。
【００１９】また、従来の装置では、ブレードダイシン
グ工程においてＣＶＤフィルム上に生じた小さな損傷に
よって、ＣＶＤフィルムの一部分がチップから剥離する
ことがあった。このようなＣＶＤフィルム上の剥離によ
って、しばしばパッドメタルの剥離が生じることがあっ
た。ところが、本実施例では、上述したように、ＣＶＤ
フィルム３は溝１によって保護されるため、フレードダ
イシング工程において損傷を受けない。従って、パッド
メタル７の剥離の発生率は、１０％から５％へと半減す
る。その結果、本実施例によれば、化合物半導体装置の
生産性を大幅に改善することが出来る。
グ工程においてＣＶＤフィルム上に生じた小さな損傷に
よって、ＣＶＤフィルムの一部分がチップから剥離する
ことがあった。このようなＣＶＤフィルム上の剥離によ
って、しばしばパッドメタルの剥離が生じることがあっ
た。ところが、本実施例では、上述したように、ＣＶＤ
フィルム３は溝１によって保護されるため、フレードダ
イシング工程において損傷を受けない。従って、パッド
メタル７の剥離の発生率は、１０％から５％へと半減す
る。その結果、本実施例によれば、化合物半導体装置の
生産性を大幅に改善することが出来る。
【００２０】なお、前記実施例において、溝１の幅を約
３０μｍに設定したが、この値は、２０〜３０μｍの範
囲で変更し得る。この溝の幅はチップ面積を拡大しない
ようになるべく狭い方がよいが、しかし溝が安定して形
成されるためには、前記２０〜３０μｍの幅が望まし
い。
３０μｍに設定したが、この値は、２０〜３０μｍの範
囲で変更し得る。この溝の幅はチップ面積を拡大しない
ようになるべく狭い方がよいが、しかし溝が安定して形
成されるためには、前記２０〜３０μｍの幅が望まし
い。
【００２１】
【発明の効果】以上の様に本発明の半導体装置は、例え
ば２０〜３０μｍの幅を有し、かつオリエンテーション
フラットに対して垂直方向に選択されたダイシングライ
ンの内側に形成された溝を有している。さらにこの溝の
５〜１０μｍ程度内側に、ＣＶＤフィルムおよび／また
はパッドメタルを形成している。その結果、この発明に
よって、外観不良を伴う不良チップの発生率を減少させ
ることができる。さらにこの発明によって、外観検査お
よびチップのシービングに要する時間を短縮することが
できる。またさらに、パッドメタルの剥離率を半減する
ことが可能である。従って、本発明によれば、高品質の
化合物半導体装置を、高い生産性で得ることができる。
ば２０〜３０μｍの幅を有し、かつオリエンテーション
フラットに対して垂直方向に選択されたダイシングライ
ンの内側に形成された溝を有している。さらにこの溝の
５〜１０μｍ程度内側に、ＣＶＤフィルムおよび／また
はパッドメタルを形成している。その結果、この発明に
よって、外観不良を伴う不良チップの発生率を減少させ
ることができる。さらにこの発明によって、外観検査お
よびチップのシービングに要する時間を短縮することが
できる。またさらに、パッドメタルの剥離率を半減する
ことが可能である。従って、本発明によれば、高品質の
化合物半導体装置を、高い生産性で得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例にかかる化合物半導体装置の
平面図であり（ａ）はブレードダイシング工程以前のチ
ップ平面図、（ｂ）はブレードダイシング工程を経た、
チップの平面図である。
平面図であり（ａ）はブレードダイシング工程以前のチ
ップ平面図、（ｂ）はブレードダイシング工程を経た、
チップの平面図である。
【図２】本発明の従来例にかかる化合物半導体装置の、
（ブレードダイシング工程を経た）チップ平面図であ
る。
（ブレードダイシング工程を経た）チップ平面図であ
る。
【符号の説明】 １ 溝 ３ ＣＶＤ膜 ５ ダイシングライン ７ パッドメタル ８ ソースパッド ９ ドレインパッド １０ ゲートパッド ０１ ▲バー▼１▲バー▼ オリエンテーションフラッ
ト １１ 電力用ＧａＡｓＦＥＴチップ １２ チッピング
ト １１ 電力用ＧａＡｓＦＥＴチップ １２ チッピング
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本明 謙二 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内
Claims (3)
- 【請求項１】 オリエンテーションフラットに対して垂
直方向のダイシングラインのチップ内方向に溝を有し、
前記溝から所定の距離を隔ててＣＶＤ膜及びまたはチッ
プパターンを構成することを特徴とする化合物半導体装
置。 - 【請求項２】 前記溝の幅は約２０〜３０μｍで、前記
溝から５〜１０μｍ隔ててＣＶＤ膜及びチップパターン
を構成することを特徴とする請求項１に記載の化合物半
導体装置。 - 【請求項３】 前記化合物半導体は、ＧａＡｓデバイス
であることを特徴とする請求項１または２に記載の化合
物半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40A JPH06169014A (ja) | 1992-03-12 | 1992-03-12 | 化合物半導体装置およびその製造方法 |
| KR1019930003702A KR930020637A (ko) | 1992-03-12 | 1993-03-12 | 화합물 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40A JPH06169014A (ja) | 1992-03-12 | 1992-03-12 | 化合物半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169014A true JPH06169014A (ja) | 1994-06-14 |
Family
ID=12952248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40A Pending JPH06169014A (ja) | 1992-03-12 | 1992-03-12 | 化合物半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06169014A (ja) |
| KR (1) | KR930020637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6747337B1 (en) | 2000-03-03 | 2004-06-08 | Renesas Technology Corp. | Semiconductor wafer with a dicing line overlapping a defect |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189012A (ja) * | 1984-09-14 | 1986-05-07 | セイコーエプソン株式会社 | 基板切断方法 |
| JPS6226838A (ja) * | 1985-07-29 | 1987-02-04 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH02159010A (ja) * | 1988-12-13 | 1990-06-19 | Sony Corp | 半導体装置の製法 |
| JPH0260249B2 (ja) * | 1984-08-22 | 1990-12-14 | Mitsubishi Heavy Ind Ltd | |
| JPH03218050A (ja) * | 1990-01-23 | 1991-09-25 | Matsushita Electric Ind Co Ltd | ガリウムヒ素ダイオード |
-
1992
- 1992-03-12 JP JP40A patent/JPH06169014A/ja active Pending
-
1993
- 1993-03-12 KR KR1019930003702A patent/KR930020637A/ko not_active Abandoned
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
| US6747337B1 (en) | 2000-03-03 | 2004-06-08 | Renesas Technology Corp. | Semiconductor wafer with a dicing line overlapping a defect |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930020637A (ko) | 1993-10-20 |
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