JPS6189655A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6189655A JPS6189655A JP59211621A JP21162184A JPS6189655A JP S6189655 A JPS6189655 A JP S6189655A JP 59211621 A JP59211621 A JP 59211621A JP 21162184 A JP21162184 A JP 21162184A JP S6189655 A JPS6189655 A JP S6189655A
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- thick
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
- H10W70/098—Applying pastes or inks, e.g. screen printing
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
- H10D86/85—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors characterised by only passive components
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing of the conductive pattern
- H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置およびその製造方法に係り、特に
、メタロオーガニック層を用いた半導体装置におけるメ
ンディング強度を高めるためのビンディングツぐラドの
構造に関するものである。
、メタロオーガニック層を用いた半導体装置におけるメ
ンディング強度を高めるためのビンディングツぐラドの
構造に関するものである。
近年、急速に実用化が進められているアモルファス半導
体は、大面積化が容易で、１）、Ｊｆｌ成の自由度が大
□きく、電気的特性や光学的特性が広範囲にわたって制
御できること等の長所を最大限に利用して、種々の分野
への応用が試みられている。
体は、大面積化が容易で、１）、Ｊｆｌ成の自由度が大
□きく、電気的特性や光学的特性が広範囲にわたって制
御できること等の長所を最大限に利用して、種々の分野
への応用が試みられている。
その１つとして、密着型イメージセンナの駆動回路部を
厚膜回路で構成すると共に、センサ部をアモルファス水
素化シリコン等のアモルファス半導体で構成・したもの
がある。
厚膜回路で構成すると共に、センサ部をアモルファス水
素化シリコン等のアモルファス半導体で構成・したもの
がある。
厚膜回路は製造工数が少なく安価で、周囲条件に強く、
大電力に耐え得るという長所を有しており、アモルファ
ス半導体との共存が望まれている反面、薄膜等に比べ、
膜質がち密でないことから。
大電力に耐え得るという長所を有しており、アモルファ
ス半導体との共存が望まれている反面、薄膜等に比べ、
膜質がち密でないことから。
以下の如き不都合が発生することがある。
厚膜形成工程は、高温域における焼成工程を含むため、
厚膜回路パターンの形成後にアモルファス半導体心の形
成がなされるのが通常である。
厚膜回路パターンの形成後にアモルファス半導体心の形
成がなされるのが通常である。
例えば１．駆ｄｔ！＋回路部を金の厚膜・ξターン（金
・ぐターン）によって形成した後に、センサ部としての
アモルファス水素化シリコン１曽をプラズマＣＶＤ法等
江よって堆積する際、シラン、水累等のガスプラズマが
金・パターンの膜質に損傷を与えたり、あるいは、金パ
ターンとセラミック基板との間に前記ガスプラズマが介
入したすすることにより、金・４ターンの該セラミック
基板への密着強度が低下することがあった。従って、こ
の厚膜回路（金・パターン）上に半導体チップを搭載さ
せるだめのワイヤボンディング工程において、特に、膜
の剥ト；：Ｌがひんばんに発生し、これが歩留り低下の
原因となることがあった。
・ぐターン）によって形成した後に、センサ部としての
アモルファス水素化シリコン１曽をプラズマＣＶＤ法等
江よって堆積する際、シラン、水累等のガスプラズマが
金・パターンの膜質に損傷を与えたり、あるいは、金パ
ターンとセラミック基板との間に前記ガスプラズマが介
入したすすることにより、金・４ターンの該セラミック
基板への密着強度が低下することがあった。従って、こ
の厚膜回路（金・パターン）上に半導体チップを搭載さ
せるだめのワイヤボンディング工程において、特に、膜
の剥ト；：Ｌがひんばんに発生し、これが歩留り低下の
原因となることがあった。
そこで、第７図に示す如く、セラミック基板１上に形成
された前記厚膜パターン２上にメタロオーガニックパタ
ーン３を重ねた構造あるいは、メタロオーガニックパタ
ーン上に厚膜ノやターンを重ねた構造とすることにより
、（後（、〜する工程等による影＃による）周囲の環境
変化にも強い・パターンを提供しようとする方法が提案
されている。
された前記厚膜パターン２上にメタロオーガニックパタ
ーン３を重ねた構造あるいは、メタロオーガニックパタ
ーン上に厚膜ノやターンを重ねた構造とすることにより
、（後（、〜する工程等による影＃による）周囲の環境
変化にも強い・パターンを提供しようとする方法が提案
されている。
しかしながら、前者の方法では、メタロオーガニック層
に対してワイヤデンディングを行なうことになるため、
ワイヤデンディングの強さすなわち、ボンディング強度
が、通常の厚膜パターンあるいは薄膜／パターンの場合
に比べて、メタロオーガニツタ層は弱く、ボンディング
工程に起因する歩留りの低下を生じたりあるいは、後続
する樹脂封止工程において、樹ｆ翁を塗布する貯にボン
ディング切れを生じたりする等、信頼性の低下の原因と
なっていた。
に対してワイヤデンディングを行なうことになるため、
ワイヤデンディングの強さすなわち、ボンディング強度
が、通常の厚膜パターンあるいは薄膜／パターンの場合
に比べて、メタロオーガニツタ層は弱く、ボンディング
工程に起因する歩留りの低下を生じたりあるいは、後続
する樹脂封止工程において、樹ｆ翁を塗布する貯にボン
ディング切れを生じたりする等、信頼性の低下の原因と
なっていた。
本発明は、前記実情に鑑みてなされたもので、メタロオ
ーガニック層によって被覆された厚膜囲路のワイヤはン
ディングの歩留りの向上をはかると共に、これを含む半
導体装置の信頼性を高めることを目的とする。
ーガニック層によって被覆された厚膜囲路のワイヤはン
ディングの歩留りの向上をはかると共に、これを含む半
導体装置の信頼性を高めることを目的とする。
そこで、本発明では、厚膜ノやターン上を被覆するメタ
ロオーガニックＪ・、４上のボンディング）ｊラドにあ
゛たる部分に、更に厚膜導体層又は薄膜導体層を形成し
、この部分が厚膜層−メタロオーガニック層−厚膜層又
は薄膜層の３層構造となるようにしている。
ロオーガニックＪ・、４上のボンディング）ｊラドにあ
゛たる部分に、更に厚膜導体層又は薄膜導体層を形成し
、この部分が厚膜層−メタロオーガニック層−厚膜層又
は薄膜層の３層構造となるようにしている。
また、製造に際しては、他の配線層部分の形成のために
行なわれる厚膜導体層の形成工程と、その上層−＼のメ
タロオーガニック層の形成工程に加えて、ボンディング
パソド部にのみ導体層の形成されるようなパターンをも
つスクリーンを用いた４膜工程を付加するようにする。
行なわれる厚膜導体層の形成工程と、その上層−＼のメ
タロオーガニック層の形成工程に加えて、ボンディング
パソド部にのみ導体層の形成されるようなパターンをも
つスクリーンを用いた４膜工程を付加するようにする。
〔１乍 用 〕
つ・かる桿１成）てより、ぜンディングバンドの表面は
、厚膜層又は薄膜層となっているため、デンディングａ
（＝１？ンディングの付着性）が良好であると共に、
メタロオーガニック層を有するだめに。
、厚膜層又は薄膜層となっているため、デンディングａ
（＝１？ンディングの付着性）が良好であると共に、
メタロオーガニック層を有するだめに。
グラダマＣＶＤ工程等の後続の処理工程により、厚膜・
千ターンが損（ｇを受けるのを防ぐこともできる。
千ターンが損（ｇを受けるのを防ぐこともできる。
以下、本発明の実施例について、図面を９照しつつ評１
１′ｉｉＩに説明する。
１′ｉｉＩに説明する。
これは、第１図に示す妬く、密着型イメージセンサのＢ
、Ｔ７．動回路部Ａを厚膜法により形成すると共に、セ
ンサ部Ｓを薄膜法によって形成するものであり、ゴンデ
ィ／グパノドに相幽する部分を、金厚膜ハ４２−メタロ
オーガニック金層３−金厚膜層９０３層ＣＱ造とした点
を特徴としている。
、Ｔ７．動回路部Ａを厚膜法により形成すると共に、セ
ンサ部Ｓを薄膜法によって形成するものであり、ゴンデ
ィ／グパノドに相幽する部分を、金厚膜ハ４２−メタロ
オーガニック金層３−金厚膜層９０３層ＣＱ造とした点
を特徴としている。
次に、この密着型イメージセンサの製造方法を説明する
。
。
まず、９６チのアルミナ基板１上（て、２５０メツ／ユ
の所定のスクリーンを用いて、金ペーストを印４ｔＩ！
Ｉし、乾燥した後、８７０〜９３０℃の焼成炉で所定時
間、焼成を行ない第２図に示す如く、膜厚４〜６μｍの
金の厚膜パターン２を形成する。
の所定のスクリーンを用いて、金ペーストを印４ｔＩ！
Ｉし、乾燥した後、８７０〜９３０℃の焼成炉で所定時
間、焼成を行ない第２図に示す如く、膜厚４〜６μｍの
金の厚膜パターン２を形成する。
なお、このアルミナ基板１上のセンサ形成部に；１表面
を円滑にするためグレーズ加工部分４が、１−′＋らか
しめ形成されている。
を円滑にするためグレーズ加工部分４が、１−′＋らか
しめ形成されている。
次いで、−ヒ記スクリーンと同一・ぞターンを有するス
クリーンを用い、面品名Ａ３７２５で市販さ九ているエ
ングルハード社裂の、ｌタロオーガニック金を印（ｄｊ
ｌ シ、乾燥した後、９３０℃の焼成炉で所定時間焼成
を行ない、第３図に示す如く、膜厚的５０００Ｘのメタ
ロオーガニツタ金パターン３を形成する。
クリーンを用い、面品名Ａ３７２５で市販さ九ているエ
ングルハード社裂の、ｌタロオーガニック金を印（ｄｊ
ｌ シ、乾燥した後、９３０℃の焼成炉で所定時間焼成
を行ない、第３図に示す如く、膜厚的５０００Ｘのメタ
ロオーガニツタ金パターン３を形成する。
このようにして金の厚膜パターン２上にメタロオーガニ
ツタ金パターン３０重ねられた２層構造の導体層を形成
し、更に、ポンプイングツ５ツドとなるべき領域に、金
ペーストを用いて同様に印刷、焼成を行ない、膜厚的４
〜６μｍの金の厚膜層を形成することにより、金の厚膜
−メタロオーガニック金ツクターンー金の厚膜の３層構
造のポンプイングツ４ツド９を第４図に示す如く形成す
る。そしてさらに所定の処理を施すことによシ、厚膜回
路よシなる駆動回路部Ａを形成する。
ツタ金パターン３０重ねられた２層構造の導体層を形成
し、更に、ポンプイングツ５ツドとなるべき領域に、金
ペーストを用いて同様に印刷、焼成を行ない、膜厚的４
〜６μｍの金の厚膜層を形成することにより、金の厚膜
−メタロオーガニック金ツクターンー金の厚膜の３層構
造のポンプイングツ４ツド９を第４図に示す如く形成す
る。そしてさらに所定の処理を施すことによシ、厚膜回
路よシなる駆動回路部Ａを形成する。
この後、センサ部の形成がなされるわけである。
まず、該アルミナ基板上のグレーズ加工された部分４に
蒸着法によって膜厚４０００１のクロム薄膜を着膜した
後、フォトリングラフィによシ、下部電極として所定形
状のクロム電極５のパターニングを行なう。
蒸着法によって膜厚４０００１のクロム薄膜を着膜した
後、フォトリングラフィによシ、下部電極として所定形
状のクロム電極５のパターニングを行なう。
そして更に第５図に示す如く、プラズマＣ■法によシ、
光導電体層としてのアモルファス水素化シリコン層６を
堆積する。この工程では、マスクとして基板上に、所定
形状の板状体７を載置することによシ、不用部にはアモ
ルファス水素化シリコン層５は堆積されない。なお、こ
のアモルファス水素化シリコン層の膜厚は１μｍである
。
光導電体層としてのアモルファス水素化シリコン層６を
堆積する。この工程では、マスクとして基板上に、所定
形状の板状体７を載置することによシ、不用部にはアモ
ルファス水素化シリコン層５は堆積されない。なお、こ
のアモルファス水素化シリコン層の膜厚は１μｍである
。
次いで、前記板状体７を除去した後、第６図に示す如く
、所定形状のメタルマスク（図示せず）を介して、上部
電極としての酸化インジウム錫電極８を約０．１μｍの
膜厚で着膜する。
、所定形状のメタルマスク（図示せず）を介して、上部
電極としての酸化インジウム錫電極８を約０．１μｍの
膜厚で着膜する。
最後に、厚膜回路によって形成された前記駆動回路部と
、センサ部Ｓとの接続を、ワイヤポンディング等によっ
て完了させることによシ、第１図に示したような密着型
イメージセンサが完成される。
、センサ部Ｓとの接続を、ワイヤポンディング等によっ
て完了させることによシ、第１図に示したような密着型
イメージセンサが完成される。
このように金の厚膜□しリーフ２をメタロオーガニック
金ノ臂ターン３によシ保護し、更にこの上層に金の厚膜
パターンによシビンディングパノド９を形成することに
よシ、コンデイングツ々ツドは３層構造となっておシ、
がンディング性は極めて良好１ある・こ′）２７デイ７
１’ パ、ｙ ｌ’ ９悴・７２′ファス水素化シリコ
ン層の形成のだめのプラズマＣＶＤ工程におけるシラン
、水素等のガスプラズマ雰囲気中でも、損傷を受けるこ
となく、良好な厚膜の状態を維持することができる。従
って、ワイヤボンディング工程において、膜の剥離を生
じたシすることもなく、密着型イメーｉセフすとしての
製造歩留シも大幅に向上する。
金ノ臂ターン３によシ保護し、更にこの上層に金の厚膜
パターンによシビンディングパノド９を形成することに
よシ、コンデイングツ々ツドは３層構造となっておシ、
がンディング性は極めて良好１ある・こ′）２７デイ７
１’ パ、ｙ ｌ’ ９悴・７２′ファス水素化シリコ
ン層の形成のだめのプラズマＣＶＤ工程におけるシラン
、水素等のガスプラズマ雰囲気中でも、損傷を受けるこ
となく、良好な厚膜の状態を維持することができる。従
って、ワイヤボンディング工程において、膜の剥離を生
じたシすることもなく、密着型イメーｉセフすとしての
製造歩留シも大幅に向上する。
゛ なお、実施例においては、金の厚膜パターン上に
メタロオーガニック金パターン、更にその上に 金の厚
膜層を形成したが、最上層の金の厚膜層に代えて、金の
薄膜層を形成してもｌい□。
メタロオーガニック金パターン、更にその上に 金の厚
膜層を形成したが、最上層の金の厚膜層に代えて、金の
薄膜層を形成してもｌい□。
また、最下層の厚膜導体は、必ずしも金に限定されるこ
となく、銀、ノぐラジウム、白金等信の金属を用いた場
合にも同様の効果を得ることができる。このときパター
ンの形成にエツチング工程が入る場合には、エツチング
の作業性の面からは同系金属のメタロオーガニックを使
用することが望ましいが、必ずしも同系である必要はな
い。すなわち、銀の厚膜パターン上にメタロオーガニッ
クパラジウム層を形成した構造等も有効である。
となく、銀、ノぐラジウム、白金等信の金属を用いた場
合にも同様の効果を得ることができる。このときパター
ンの形成にエツチング工程が入る場合には、エツチング
の作業性の面からは同系金属のメタロオーガニックを使
用することが望ましいが、必ずしも同系である必要はな
い。すなわち、銀の厚膜パターン上にメタロオーガニッ
クパラジウム層を形成した構造等も有効である。
加えて、この方法は密着型イメージセンサの形成に限定
されることなく、広く半導体装置の製造に有効であシ、
メタロオーガニックパターンがワイヤゾンデイングツ臂
ツドの最上層となる場合において特に有効である。
されることなく、広く半導体装置の製造に有効であシ、
メタロオーガニックパターンがワイヤゾンデイングツ臂
ツドの最上層となる場合において特に有効である。
以上、説明してきたように、本発明によれば通常の厚膜
パターン−メタロオーガニックパターン−厚膜又は薄膜
・母ターンの３層構造によってワイヤぎンディングｔ４
ツドを形成しているため、後続する製造工程等による周
囲の環境条件の変化によっても損傷を受けることもなく
、ビンディング性の良好々？ンディングパッドを得るこ
とができると共に、ひいては装置全体としての歩留夛の
向上をはかることができる。
パターン−メタロオーガニックパターン−厚膜又は薄膜
・母ターンの３層構造によってワイヤぎンディングｔ４
ツドを形成しているため、後続する製造工程等による周
囲の環境条件の変化によっても損傷を受けることもなく
、ビンディング性の良好々？ンディングパッドを得るこ
とができると共に、ひいては装置全体としての歩留夛の
向上をはかることができる。
また製造に際しては、他の配線部と同一の工程で厚膜導
体層、メタロオーガニック層の形成を行なった後、？ン
ディングパッド部にのみ厚膜法によシ導体層を形成する
ようにしているため、製造が容易でかつ材料の無駄もな
い。
体層、メタロオーガニック層の形成を行なった後、？ン
ディングパッド部にのみ厚膜法によシ導体層を形成する
ようにしているため、製造が容易でかつ材料の無駄もな
い。
第１図は、本発明実施例の密着型イメージセンサを示す
図、第２図乃至第６図は同密着型イメーノセンサの製造
工程図、第７図は従来例の密着型イメージセンサを示す
図である。 １・・・アルミナ基板、２・・・金の厚膜Ａターン、３
・・・メタロオーガニック金パターン、４・・・グレー
ズ加工部分、５・・・クロム電極、６・・・アモルファ
ス水素化シリコン層、７・・・板状体、８・・・酸化イ
ンジウム錫電極、９・・・ビンディングパッド（金の厚
膜、鍬）。 第１図 シ 第２図 へ ２ ＼ を 第３図 Δ 第４図 第５図 シ 第６図 ′２ 第７図
図、第２図乃至第６図は同密着型イメーノセンサの製造
工程図、第７図は従来例の密着型イメージセンサを示す
図である。 １・・・アルミナ基板、２・・・金の厚膜Ａターン、３
・・・メタロオーガニック金パターン、４・・・グレー
ズ加工部分、５・・・クロム電極、６・・・アモルファ
ス水素化シリコン層、７・・・板状体、８・・・酸化イ
ンジウム錫電極、９・・・ビンディングパッド（金の厚
膜、鍬）。 第１図 シ 第２図 へ ２ ＼ を 第３図 Δ 第４図 第５図 シ 第６図 ′２ 第７図
Claims (2)
- （１）厚膜導体層上にメタロオーガニック層を形成した
２層構造の配線層を有する半導体装置において、ボンデ
ィングパッドを厚膜導体層−メタロオーガニック層−厚
膜あるいは薄膜導体層の３層構造となるようにしたこと
を特徴とする半導体装置。 - （２）半導体装置内に配線層を形成するに際して、ボン
ディングパッド部が、厚膜導体層−メタロオーガニック
層−厚膜導体層の３層構造となるように、厚膜導体層を
形成する第１の工程と、メタロオーガニック層を形成す
る第２の工程と、更にこの上層に厚膜導体層を形成する
第３の工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211621A JPS6189655A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211621A JPS6189655A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189655A true JPS6189655A (ja) | 1986-05-07 |
Family
ID=16608796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59211621A Pending JPS6189655A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189655A (ja) |
-
1984
- 1984-10-09 JP JP59211621A patent/JPS6189655A/ja active Pending
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