JPS6189722A - 周波数−デジタル変換回路 - Google Patents
周波数−デジタル変換回路Info
- Publication number
- JPS6189722A JPS6189722A JP21109584A JP21109584A JPS6189722A JP S6189722 A JPS6189722 A JP S6189722A JP 21109584 A JP21109584 A JP 21109584A JP 21109584 A JP21109584 A JP 21109584A JP S6189722 A JPS6189722 A JP S6189722A
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- JP
- Japan
- Prior art keywords
- signal
- output
- latch circuit
- circuit group
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Measuring Frequencies, Analyzing Spectra (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、カウンタ回路を用いて構成された周波数−デ
ジタル変換回路に関するものである。
ジタル変換回路に関するものである。
周波数−デジタル変換回路は、入力された信号の周波数
に対応してデジタルデータを出力するもので、例えば１
周波数カウンター、発振回路の制御、モーターの回転速
度制御などに使用されている。かかる周波数−デジタル
変換器を構成する要素としては、カウンタ回路として、
例えばフリップフロップ素子が、また、一周期分の検出
用としての分周器、基準と力るクロック信号源、カウン
タの出力をラッチするラッチ回路群、クロック信号の出
力を制限する信号切換器が用いられていた。
に対応してデジタルデータを出力するもので、例えば１
周波数カウンター、発振回路の制御、モーターの回転速
度制御などに使用されている。かかる周波数−デジタル
変換器を構成する要素としては、カウンタ回路として、
例えばフリップフロップ素子が、また、一周期分の検出
用としての分周器、基準と力るクロック信号源、カウン
タの出力をラッチするラッチ回路群、クロック信号の出
力を制限する信号切換器が用いられていた。
すなわち、従来は第３図に示すように、入力端子８に入
力された被変換信号は分周器１に入力され、この分周器
ｌでカウンタ回路２に端子６に与えられるクロック信号
が入力される時間を制御する制御信号をつくり、この制
御信号が信号切換器３に４えられる。カウンタ回路２は
、信号切換器３の出力をクロック入力とし、クロック信
号が入力されている”間、クロック数を計数□する。カ
ラン □夕回路２の出力は、ラッチ回路群４によって
ラッチされ、出力となる。
力された被変換信号は分周器１に入力され、この分周器
ｌでカウンタ回路２に端子６に与えられるクロック信号
が入力される時間を制御する制御信号をつくり、この制
御信号が信号切換器３に４えられる。カウンタ回路２は
、信号切換器３の出力をクロック入力とし、クロック信
号が入力されている”間、クロック数を計数□する。カ
ラン □夕回路２の出力は、ラッチ回路群４によって
ラッチされ、出力となる。
この方法の原理を次に説明する。まず第４図に示す通り
１例えば、ａ点よりｂ点の間、カウンタ回路２に基準ク
ロックを送り、その間に入力されたクロックのパルス数
を計数するとする。ここで。
１例えば、ａ点よりｂ点の間、カウンタ回路２に基準ク
ロックを送り、その間に入力されたクロックのパルス数
を計数するとする。ここで。
カウンタ回路２の出力には、被変換信号の一周期に対す
る基準クロックのパルス数を示しているので、このカウ
ンタ回路２の出力データｔ−ｍとすれば、被変換信号発
振周波数ｆ１□は、 ｆ、ｎ：＝υ（Ｈｚ） ｆｏ：基準クロック発振周波数
ｆｌｒｌ＝入力信号の発振周波数 として求められる。この演算は、外部でＣＰＵ。
る基準クロックのパルス数を示しているので、このカウ
ンタ回路２の出力データｔ−ｍとすれば、被変換信号発
振周波数ｆ１□は、 ｆ、ｎ：＝υ（Ｈｚ） ｆｏ：基準クロック発振周波数
ｆｌｒｌ＝入力信号の発振周波数 として求められる。この演算は、外部でＣＰＵ。
ＲＯＭ、 ランダムロジック等により行なえばよい。
しかし寿から、この方法によりａ点よ、６ｂ点の間の計
数を行なったとすると、再び計数を行なうためにカウン
タ回路２をリセットする必要がある。
数を行なったとすると、再び計数を行なうためにカウン
タ回路２をリセットする必要がある。
従って、リセット信号入力端子５が設けられている。こ
のリセットに必要な時間が、入力信号や基準クロックの
周波数に対して光分無視できる時間であれば、問題には
ならないが、被変換信号や基準クロックの周波数が高く
なった場合、この時間を無視できなくなり、たとえばｂ
点から０点の期間の計数を行なったとしても、リセット
期間分だけの誤差を含んでしまう。したがって、続けて
正確なデータを得ようとする々らば、ａ点からｂ点まで
の計数を行なった後は、ｂ点から０点の間にカウンタ回
路２のリセットを行ない、０点からｄ点にかけて再び計
数することとなるので、測定不可能な期間が存在してし
まう。また、高速なデバイスを用いて、誤差時間を充分
短くしようとすると、今度はコストが嵩＜なってしまい
、また動作も不安定と々る可能性があることも事実であ
る。
のリセットに必要な時間が、入力信号や基準クロックの
周波数に対して光分無視できる時間であれば、問題には
ならないが、被変換信号や基準クロックの周波数が高く
なった場合、この時間を無視できなくなり、たとえばｂ
点から０点の期間の計数を行なったとしても、リセット
期間分だけの誤差を含んでしまう。したがって、続けて
正確なデータを得ようとする々らば、ａ点からｂ点まで
の計数を行なった後は、ｂ点から０点の間にカウンタ回
路２のリセットを行ない、０点からｄ点にかけて再び計
数することとなるので、測定不可能な期間が存在してし
まう。また、高速なデバイスを用いて、誤差時間を充分
短くしようとすると、今度はコストが嵩＜なってしまい
、また動作も不安定と々る可能性があることも事実であ
る。
本発明の目的は、高速なデバイスを用いることなく、変
換不可能な期間もしくは、カウンタのリセット期間の誤
差を無くすことのできる周波数−デジタル変換回路を提
供することを目的とする。
換不可能な期間もしくは、カウンタのリセット期間の誤
差を無くすことのできる周波数−デジタル変換回路を提
供することを目的とする。
本発明の周波数−デジタル変換回路によれば。
被変換信号に同期した切換信号を発生する切換信号発生
器と、切換信号に同期して、基準クロックを第一の出力
及び第二の出力に切換えて出力する信号切換器と、信号
切換器の第一の出力をクロック入力とする第一のカウン
タ回路と、信号切換器の第二の出力をクロック入力とす
る第二のカウンタ回路と、第一のカウンタ回路の出力を
ラッチする第一のラッチ回路群と、第二のカウンタ回路
の出力をラッチする第二のラッチ回路群と、切換信号に
同期して第一のラッチ回路群の出力又は第二のラッチ回
路群の出力を選択して出力とする信号選択器とを含んで
構成される。
器と、切換信号に同期して、基準クロックを第一の出力
及び第二の出力に切換えて出力する信号切換器と、信号
切換器の第一の出力をクロック入力とする第一のカウン
タ回路と、信号切換器の第二の出力をクロック入力とす
る第二のカウンタ回路と、第一のカウンタ回路の出力を
ラッチする第一のラッチ回路群と、第二のカウンタ回路
の出力をラッチする第二のラッチ回路群と、切換信号に
同期して第一のラッチ回路群の出力又は第二のラッチ回
路群の出力を選択して出力とする信号選択器とを含んで
構成される。
本発明によれば、第一のカウンタ回路が計数を終了した
後、出力を第一のラッチ回１１！群にラッチし、リセッ
トを行う期間には、第二のカウンタ回路が計数を行ない
、第二のカウンタ回路が計数を終了した後、出力を第二
のラッチ回路群にラッチし、リセットを行う期間には、
第一のカウンタ回路が計数を行なうことによシ、それぞ
れのカウンタ回路めリセット期間を確保でき、なおかつ
入力信号のすべての周期に対して出力を得ることができ
る。尚、勿論カウンタ回路を２組だけでなく、３組、４
組とし、切換信号、信号選択器もその数分に合わせてや
り、順次に切換えてやれば、同様の効果が得られること
は明らかである。
後、出力を第一のラッチ回１１！群にラッチし、リセッ
トを行う期間には、第二のカウンタ回路が計数を行ない
、第二のカウンタ回路が計数を終了した後、出力を第二
のラッチ回路群にラッチし、リセットを行う期間には、
第一のカウンタ回路が計数を行なうことによシ、それぞ
れのカウンタ回路めリセット期間を確保でき、なおかつ
入力信号のすべての周期に対して出力を得ることができ
る。尚、勿論カウンタ回路を２組だけでなく、３組、４
組とし、切換信号、信号選択器もその数分に合わせてや
り、順次に切換えてやれば、同様の効果が得られること
は明らかである。
以下に、図面を参照して本発明をより詳しく説明する。
第１図は、本発明全適用した周波数−デジタル変換回路
の一実施例のブロック図である。分局器ｌＯの入力には
、被変換信号が入力端子２１から入力されて切換信号２
４が得られる。この切換信号２４は、信号切換器９及び
信号選択器１３０制御信号入力へ接続される。信号切換
器９０入力には基準クロックが入力され、切換信号に応
じて第１および第２の出力に基準クロックが計り分けら
６一 れる。信号切換器９の第１の出力は、カウンタ回路１１
のクロック入力へ接続され、信号切換器９の第２の出力
は、カウンタ回路１５のクロック入力に接続されている
。カウンタ回路１１の並列出力は、それぞれの出力に接
続されたラッチ回路によって構成されたラッチ回路群１
２に加えられる。
の一実施例のブロック図である。分局器ｌＯの入力には
、被変換信号が入力端子２１から入力されて切換信号２
４が得られる。この切換信号２４は、信号切換器９及び
信号選択器１３０制御信号入力へ接続される。信号切換
器９０入力には基準クロックが入力され、切換信号に応
じて第１および第２の出力に基準クロックが計り分けら
６一 れる。信号切換器９の第１の出力は、カウンタ回路１１
のクロック入力へ接続され、信号切換器９の第２の出力
は、カウンタ回路１５のクロック入力に接続されている
。カウンタ回路１１の並列出力は、それぞれの出力に接
続されたラッチ回路によって構成されたラッチ回路群１
２に加えられる。
同様にカウンタ回路１５の並列出力もラッチ回路群１４
に加えられる。ラッチ回路＃１２とラッチ回路群１４の
各並列出力は、信号選択器１３の第１、第２の並列入力
に加えられ、信号選択器１３は切換信号によってラッチ
回路ＩＲ，１２の出力とラッチ回路群１４の出力とを交
互に出力Ｄθ′〜Ｄｎ’に出力する。
に加えられる。ラッチ回路＃１２とラッチ回路群１４の
各並列出力は、信号選択器１３の第１、第２の並列入力
に加えられ、信号選択器１３は切換信号によってラッチ
回路ＩＲ，１２の出力とラッチ回路群１４の出力とを交
互に出力Ｄθ′〜Ｄｎ’に出力する。
本実施例の動作を第２図のタイミング図を参照して説明
する。被変換信号は分周器１００入力端子２１に入力さ
れる。被変換信号の立下りのｅ点で、分周器１０の出力
２４が反転する。この分周器１０の出力２４を切換信号
２４とすると、信号切換器９は今まで信号切換器出力２
３へ基準クロックを出力していたものを、信号切換器出
力２２へ基準クロックを出力する。カウンタ回路１５の
出力はラッチ回路群１４に、ラッチ信号１９によってラ
ッチされる。カウンタ回路１５はリセット入力端子２０
より入力されるリセット信号によってリセットされる。
する。被変換信号は分周器１００入力端子２１に入力さ
れる。被変換信号の立下りのｅ点で、分周器１０の出力
２４が反転する。この分周器１０の出力２４を切換信号
２４とすると、信号切換器９は今まで信号切換器出力２
３へ基準クロックを出力していたものを、信号切換器出
力２２へ基準クロックを出力する。カウンタ回路１５の
出力はラッチ回路群１４に、ラッチ信号１９によってラ
ッチされる。カウンタ回路１５はリセット入力端子２０
より入力されるリセット信号によってリセットされる。
カウンタ回路１１は、被変換信号の次の立下りｆ点まで
の間の基準クロックのパルス数を計数するｆ点で再び分
周器出力が反転したときＫ、カウンタ回路１１に計数さ
れている値こそ、被変換信号のｅ点からｆ点までの一周
期に対する計数結果である。このカウンタ回路１１の出
力を、ラッチ信号入力端子１９より入力されるラッチ信
号によってラッチし、リセット信号入力端子１６より入
力されるリセット信号によってカウンタ回路１１をリセ
ットする。カウンタ回路１５はｆ点から再び計数を開始
する。ｇ点で再び分周器出力が反転し、基準クロックは
カウンタ回路１１へ送られる。ここでラッチ信号入力端
子１９より入力されるラッチ信号によりラッチされたカ
ウンタ回路１５の計数結果は、被変換信号のｆ点からｇ
点までの一周期に対する計数結果である。ここで、信号
選択器の入力に注目すると、ラッチ回路群１２の出力は
、ｅ点からｆ点までの一周期の計数結果であり、ラッチ
回路群１４の出力はｆ点からｇ点までの一周期の計数結
果である。
の間の基準クロックのパルス数を計数するｆ点で再び分
周器出力が反転したときＫ、カウンタ回路１１に計数さ
れている値こそ、被変換信号のｅ点からｆ点までの一周
期に対する計数結果である。このカウンタ回路１１の出
力を、ラッチ信号入力端子１９より入力されるラッチ信
号によってラッチし、リセット信号入力端子１６より入
力されるリセット信号によってカウンタ回路１１をリセ
ットする。カウンタ回路１５はｆ点から再び計数を開始
する。ｇ点で再び分周器出力が反転し、基準クロックは
カウンタ回路１１へ送られる。ここでラッチ信号入力端
子１９より入力されるラッチ信号によりラッチされたカ
ウンタ回路１５の計数結果は、被変換信号のｆ点からｇ
点までの一周期に対する計数結果である。ここで、信号
選択器の入力に注目すると、ラッチ回路群１２の出力は
、ｅ点からｆ点までの一周期の計数結果であり、ラッチ
回路群１４の出力はｆ点からｇ点までの一周期の計数結
果である。
よって、ｆ点からｇ点の間はラッチ回路群１２の出力と
Ｄθ′〜Ｄｎ’へ出力し１ｇ点からｈ点までの間はラッ
チ回路群１４の出力をＤθ′〜Ｄｏ’への出力となるよ
うに信号選択器１３を切換えてやれば。
Ｄθ′〜Ｄｎ’へ出力し１ｇ点からｈ点までの間はラッ
チ回路群１４の出力をＤθ′〜Ｄｏ’への出力となるよ
うに信号選択器１３を切換えてやれば。
出力ＤＯ′〜Ｄｎ’は、常に被変換信号の入力に対応し
た計数結果が出力されることとなる。ここで、信号選択
器１３の制御信号へ１分周器１０の出力切換信号２４を
用いれば、上記の信号選択を実現できる。
た計数結果が出力されることとなる。ここで、信号選択
器１３の制御信号へ１分周器１０の出力切換信号２４を
用いれば、上記の信号選択を実現できる。
以上のように本発明によれば、高速なデバイスを用いる
ことなく、被変換信号の全周期に対してデータを得るこ
とができる。
ことなく、被変換信号の全周期に対してデータを得るこ
とができる。
尚、カウンタのビット数、基準クロックの周波数は、任
意に設定することができ、データの読み出しのタイミン
グによっては、ラッチ回路群の省略もできる。
意に設定することができ、データの読み出しのタイミン
グによっては、ラッチ回路群の省略もできる。
第１図は本発明の一実施例による周波数−デジタル変換
回路のブロック図、第２図はそのタイミング図、第３図
は従来の周波数−デジタル変換回路のブロック図、第４
図はそのタイミング図である。 １．１０・・・・・・分周器、２，１１．１５・・・・
・・カウンタ回路％ ３．９・・・・・・信号切換器、
４，１２゜１４・・・・・・ラッチ回路群、５，１６．
２０・・・・・・リセット入力端子、６．１８・・・・
・・基準信号入力端子、７．１７．１９・・・・・・ラ
ッチ信号入力端子、８゜２１・・・・・・被変換信号入
力端子、１３・・・・・・信号選択器、２２．２３・・
・・・・信号切換器出力、２４・・・・・・切換信号、
Ｄ ｏ −Ｄ ｎ 、 Ｄ ｏ’〜Ｄｎ’・・・・・
・データ出力端子 リセ・ソト１醪１６ 。 Ｗ−、＜ １靭 、 ｎ
日豪３研 うｌ／月５３ ７゛ソ１４うＪｌｙ−一一一−−」Ｌ−一一一一−−−
−−−−−−−−−−一−１−一 リセット４や号 卒４拐
回路のブロック図、第２図はそのタイミング図、第３図
は従来の周波数−デジタル変換回路のブロック図、第４
図はそのタイミング図である。 １．１０・・・・・・分周器、２，１１．１５・・・・
・・カウンタ回路％ ３．９・・・・・・信号切換器、
４，１２゜１４・・・・・・ラッチ回路群、５，１６．
２０・・・・・・リセット入力端子、６．１８・・・・
・・基準信号入力端子、７．１７．１９・・・・・・ラ
ッチ信号入力端子、８゜２１・・・・・・被変換信号入
力端子、１３・・・・・・信号選択器、２２．２３・・
・・・・信号切換器出力、２４・・・・・・切換信号、
Ｄ ｏ −Ｄ ｎ 、 Ｄ ｏ’〜Ｄｎ’・・・・・
・データ出力端子 リセ・ソト１醪１６ 。 Ｗ−、＜ １靭 、 ｎ
日豪３研 うｌ／月５３ ７゛ソ１４うＪｌｙ−一一一−−」Ｌ−一一一一−−−
−−−−−−−−−−一−１−一 リセット４や号 卒４拐
Claims (1)
- 被変換信号に同期した切換信号を発生する切換信号発生
器と、前記切換信号に同期して基準クロックを第一出力
及び第二出力に切換えて出力する信号切換器と、前記信
号切換器の第一出力をクロック入力とする第一のカウン
タ回路と、前記信号切換器の第二出力をクロック入力と
する第二のカウンタ回路と、前記第一のカウンタ回路の
出力をラッチする第一のラッチ回路群と、前記第二のカ
ウンタ回路の出力をラッチする第二のラッチ回路群と、
前記切換信号に同期して前記第一のラッチ回路群の出力
又は前記第二のラッチ回路群の出力を選択して出力とす
る信号選択器とを含むことを特徴とする周波数−デジタ
ル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21109584A JPS6189722A (ja) | 1984-10-08 | 1984-10-08 | 周波数−デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21109584A JPS6189722A (ja) | 1984-10-08 | 1984-10-08 | 周波数−デジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189722A true JPS6189722A (ja) | 1986-05-07 |
Family
ID=16600327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21109584A Pending JPS6189722A (ja) | 1984-10-08 | 1984-10-08 | 周波数−デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189722A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526189A (en) * | 1975-07-03 | 1977-01-18 | Hamada Kikai Seisakusho:Kk | Variable-intervals-feeding device for automatic cutting equipment |
-
1984
- 1984-10-08 JP JP21109584A patent/JPS6189722A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526189A (en) * | 1975-07-03 | 1977-01-18 | Hamada Kikai Seisakusho:Kk | Variable-intervals-feeding device for automatic cutting equipment |
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