JPS619012A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS619012A JPS619012A JP59130471A JP13047184A JPS619012A JP S619012 A JPS619012 A JP S619012A JP 59130471 A JP59130471 A JP 59130471A JP 13047184 A JP13047184 A JP 13047184A JP S619012 A JPS619012 A JP S619012A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- control pulse
- clock pulse
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000013256 coordination polymer Substances 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は論理回路、特に、フリップフロップ動作を行な
う論理回路に関する。
う論理回路に関する。
（従来技術）
従来、高速のクロック糸で使用されるレジスタファイル
は続出し時間を短縮させる目的で読出しアドレスレジス
タを内蔵した構成をとることにより高速化を達成してい
るため、この高速用レジスタファイルを中速のクロック
で使用すると、読出しりｐツルが１サイクル余分になる
。したがって、従来の遅延型７す・ツブフロップを用い
た続出しアドレスレジスタを内蔵したこのような高速用
レジスタファイルは中速用に使用しにくいという欠点が
ある。
は続出し時間を短縮させる目的で読出しアドレスレジス
タを内蔵した構成をとることにより高速化を達成してい
るため、この高速用レジスタファイルを中速のクロック
で使用すると、読出しりｐツルが１サイクル余分になる
。したがって、従来の遅延型７す・ツブフロップを用い
た続出しアドレスレジスタを内蔵したこのような高速用
レジスタファイルは中速用に使用しにくいという欠点が
ある。
（発明の目的）
本発明の目的は上述の欠点を除去できるような７リツプ
フロクプ動作を行なう論理回路を提供することにある。
フロクプ動作を行なう論理回路を提供することにある。
（発明の構成）
本発明の回路は、
クロックパルス信号およびコントロールパルスｊ
信号が入力され前記クロックパルス信号と前
記コントロールパルス信号の反転信号との論理和をとっ
た第１の論理和信号、前記クロックパルス信号の反転信
号と前記コントロールパルス信号の反転信号との論理和
をとった第２の論理和信号、前記クロックパルス信号の
反転信号と前記コントロールパルス信号との論理積をと
った第１の論理積信号および前記クロックパルス信号と
前記コントロールパルス信号との論理積をとった第２の
論理積信号を出力する信号供給手段と、それぞれ前記第
１の論理和信号および所望の入力信号が入力される第１
および第２の入力端子を有する第１の論理積手段と、第
１および第２の入力端子を有し前記第１の論理積信号が
第１の入力端子に入力される第２の論理積手段と、前記
第１および第２の論理積手段の各出力がそれぞれ入力さ
れる第１および第２の入力端子を有し出力を前記第２の
論理積手段の第２の入力端子に与える第１の論理和手段
と、それぞれ前記第２の論理和信号および前記第１の論
理和手段の出力が入力される第１および第２のいヵ、□
□、３゜１□１４、およ １び第２の入力端子を
有し前記第２の論理積信号が第１の入力端子に入力され
る第４の論理積手段と、前記第３および第４の論理積手
段の各出力がそれぞれ入力される第１および第２の入力
端子を有し出力を前記第４の論理積手段の第２の入力端
子に与える第２の論理和手段とから構成される。
信号が入力され前記クロックパルス信号と前
記コントロールパルス信号の反転信号との論理和をとっ
た第１の論理和信号、前記クロックパルス信号の反転信
号と前記コントロールパルス信号の反転信号との論理和
をとった第２の論理和信号、前記クロックパルス信号の
反転信号と前記コントロールパルス信号との論理積をと
った第１の論理積信号および前記クロックパルス信号と
前記コントロールパルス信号との論理積をとった第２の
論理積信号を出力する信号供給手段と、それぞれ前記第
１の論理和信号および所望の入力信号が入力される第１
および第２の入力端子を有する第１の論理積手段と、第
１および第２の入力端子を有し前記第１の論理積信号が
第１の入力端子に入力される第２の論理積手段と、前記
第１および第２の論理積手段の各出力がそれぞれ入力さ
れる第１および第２の入力端子を有し出力を前記第２の
論理積手段の第２の入力端子に与える第１の論理和手段
と、それぞれ前記第２の論理和信号および前記第１の論
理和手段の出力が入力される第１および第２のいヵ、□
□、３゜１□１４、およ １び第２の入力端子を
有し前記第２の論理積信号が第１の入力端子に入力され
る第４の論理積手段と、前記第３および第４の論理積手
段の各出力がそれぞれ入力される第１および第２の入力
端子を有し出力を前記第４の論理積手段の第２の入力端
子に与える第２の論理和手段とから構成される。
（実施例）
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示す回路図でろる。
本実施例は、それぞれ２つの入力端子を有するアンド（
論理積）ゲートｌ、２．４および５と、それぞれ２つの
入力端子を有するオア（論理和）ゲート３および６とか
ら構成され、アンドグー）１およびアンドゲート２の各
出力はそれぞれオアゲート３の第１および第２の入力端
子に入力され、オアゲート３の出力はアンドゲート２の
第２の入力端子に帰還されるとともにアンドゲート４の
第２の入力端子に入力され、アンドゲート４およびアン
ドゲート５の各出力はそれぞれオアゲート６の第１およ
び第２の入力端子に入力され、オアゲート６の出力はア
ンドゲート５の第２の入力端子に帰還される。アンドゲ
ート１の第１の入力端子にはクロックパルス（ＣＰ）と
反転コントロールパルス（Ｔ′）との論理和をとった信
号（ｃｐ＋Ｔ’）を入力し、アンドゲート２の第１の入
力端子には前記クロックパルス（ＣＰ）に対して逆極性
の反転りｏツクパルス（で下）と前記反転コントロール
パルス（Ｔ）に対して逆極性のコン）０−ルパルス（Ｔ
）との論理積をとった信号（ＣＰφＴ）を入力し、アン
ドゲート４の第１の入力端子には前記反転クロックパル
ス（ＣＰ）と前記反転コントロールパルス（〒）との論
理和をとった信号（ＣＰ＋Ｔ）を入力し、アンドゲート
５の第１の入力端子には前記クロックパルス（ＣＰ）と
前記コントロールパルス（Ｔ）との論理積をとった信号
（ＣＰ−Ｔ）を入力し、アンドゲートｌの第２の入力端
子には所望の信号りを入力する。
論理積）ゲートｌ、２．４および５と、それぞれ２つの
入力端子を有するオア（論理和）ゲート３および６とか
ら構成され、アンドグー）１およびアンドゲート２の各
出力はそれぞれオアゲート３の第１および第２の入力端
子に入力され、オアゲート３の出力はアンドゲート２の
第２の入力端子に帰還されるとともにアンドゲート４の
第２の入力端子に入力され、アンドゲート４およびアン
ドゲート５の各出力はそれぞれオアゲート６の第１およ
び第２の入力端子に入力され、オアゲート６の出力はア
ンドゲート５の第２の入力端子に帰還される。アンドゲ
ート１の第１の入力端子にはクロックパルス（ＣＰ）と
反転コントロールパルス（Ｔ′）との論理和をとった信
号（ｃｐ＋Ｔ’）を入力し、アンドゲート２の第１の入
力端子には前記クロックパルス（ＣＰ）に対して逆極性
の反転りｏツクパルス（で下）と前記反転コントロール
パルス（Ｔ）に対して逆極性のコン）０−ルパルス（Ｔ
）との論理積をとった信号（ＣＰφＴ）を入力し、アン
ドゲート４の第１の入力端子には前記反転クロックパル
ス（ＣＰ）と前記反転コントロールパルス（〒）との論
理和をとった信号（ＣＰ＋Ｔ）を入力し、アンドゲート
５の第１の入力端子には前記クロックパルス（ＣＰ）と
前記コントロールパルス（Ｔ）との論理積をとった信号
（ＣＰ−Ｔ）を入力し、アンドゲートｌの第２の入力端
子には所望の信号りを入力する。
次に本実施例の動作を説明する。まず、コントロールパ
ルス（Ｔ）が論理１１１の場合を考えると、本実施例は
第２図に示す回路と全く同様に動作する。この回路は、
第３図に示した真理値表に従う遅延型フリップフロップ
動作を行なう。ナなわち、クロックパルス（ｃｐ）が論
理１１１からＩ Ｑ Ｉに変化する変化時点における入
力りの値が出力Ｑに現われ、クロックパルス（ｃｐ）が
これ以外の状態のときは入力りの値のいかんに拘わらず
上述のようにして定まったＱの値を保持する。
ルス（Ｔ）が論理１１１の場合を考えると、本実施例は
第２図に示す回路と全く同様に動作する。この回路は、
第３図に示した真理値表に従う遅延型フリップフロップ
動作を行なう。ナなわち、クロックパルス（ｃｐ）が論
理１１１からＩ Ｑ Ｉに変化する変化時点における入
力りの値が出力Ｑに現われ、クロックパルス（ｃｐ）が
これ以外の状態のときは入力りの値のいかんに拘わらず
上述のようにして定まったＱの値を保持する。
一方、コントロールパルス（Ｔ）が論理１０′の場合に
は、入力りの値がそのまま出力Ｑに現われる。すなわち
、第４図式示した真理値表に従うスルーモードとして動
作する。表から明らかなように、クロックパルス（ｃｐ
）の値に関係なしに入力りの値がそのまま出力Ｑに現わ
れる。このように、コントロールパルス（Ｔ）ｅ論Ｊｌ
” ｌ ”、！：すると遅延型フリップフロップモード
で動作し、コントロールパルス（Ｔ）を論理”０１とす
るとスルーモードで動作するフリップフロップ回路を実
現できる。なお、アンドゲート１の第１の入力端子に加
える論理和コントロール信号（ＣＰ＋Ｔ）とアンドゲー
ト２の第１の入力端子に加える論理積コントロール信号
（ＣＰ、Ｔ）とアンドゲート４の第１の入力端子に加え
る論理和コントロール信号（ＣＰ＋Ｔ ）とアンドゲー
ト５の第１の入力端子に加える論理積コントロール信号
（ＣＰ＠Ｔ）とは第５図に示す回路またはこれと等価の
動作をする回路から供給できる。
は、入力りの値がそのまま出力Ｑに現われる。すなわち
、第４図式示した真理値表に従うスルーモードとして動
作する。表から明らかなように、クロックパルス（ｃｐ
）の値に関係なしに入力りの値がそのまま出力Ｑに現わ
れる。このように、コントロールパルス（Ｔ）ｅ論Ｊｌ
” ｌ ”、！：すると遅延型フリップフロップモード
で動作し、コントロールパルス（Ｔ）を論理”０１とす
るとスルーモードで動作するフリップフロップ回路を実
現できる。なお、アンドゲート１の第１の入力端子に加
える論理和コントロール信号（ＣＰ＋Ｔ）とアンドゲー
ト２の第１の入力端子に加える論理積コントロール信号
（ＣＰ、Ｔ）とアンドゲート４の第１の入力端子に加え
る論理和コントロール信号（ＣＰ＋Ｔ ）とアンドゲー
ト５の第１の入力端子に加える論理積コントロール信号
（ＣＰ＠Ｔ）とは第５図に示す回路またはこれと等価の
動作をする回路から供給できる。
（発明の効果）
以上、本発明には、コントロールパルスによって遅延型
フリップフロップモードまたはスルーモードのいずれの
モードでも自由に切替えて使用できるので、前述のよう
に、レジスタファイル等の読出しアドレスレジスタとし
て、クロック速度に合せ、高速の場合には遅延型フリッ
プフロップとして動作させ、低速の場合にはスルーモー
ド使用することにより−ａＬ＠のレジスタファイルで高
速および低速め両方の用途に使用することができるとい
う効果がめる。
フリップフロップモードまたはスルーモードのいずれの
モードでも自由に切替えて使用できるので、前述のよう
に、レジスタファイル等の読出しアドレスレジスタとし
て、クロック速度に合せ、高速の場合には遅延型フリッ
プフロップとして動作させ、低速の場合にはスルーモー
ド使用することにより−ａＬ＠のレジスタファイルで高
速および低速め両方の用途に使用することができるとい
う効果がめる。
第１図は本発明の一実施例を示す回路図、第２図は本実
施例の動作を説明するだめの回路図、第３図および第４
図は本実施例の動作の説明に用いる真理値を示す図およ
び第５図は本実施例に付加する回路の回路図でるる。 図において、１，２．４．５・・・・・・アンドゲート
、３．６・・・・・・オアゲート。 代理人 弁理士 内 原 晋 察２図 葆 ３ 閉 オ ４ 圀 竿 ５ 回
施例の動作を説明するだめの回路図、第３図および第４
図は本実施例の動作の説明に用いる真理値を示す図およ
び第５図は本実施例に付加する回路の回路図でるる。 図において、１，２．４．５・・・・・・アンドゲート
、３．６・・・・・・オアゲート。 代理人 弁理士 内 原 晋 察２図 葆 ３ 閉 オ ４ 圀 竿 ５ 回
Claims (1)
- クロックパルス信号およびコントロールパルス信号が入
力され前記クロックパルス信号と前記コントロールパル
ス信号の反転信号との論理和をとった第１の論理和信号
、前記クロックパルス信号の反転信号と前記コントロー
ルパルス信号の反転信号との論理和をとった第２の論理
和信号、前記クロックパルス信号の反転信号と前記コン
トロールパルス信号との論理積をとった第１の論理積信
号および前記クロックパルス信号と前記コントロールパ
ルス信号との論理積をとった第２の論理積信号を出力す
る信号供給手段と、それぞれ前記第１の論理和信号およ
び所望の入力信号が入力される第１および第２の入力端
子を有する第１の論理積手段と、第１および第２の入力
端子を有し前記第１の論理積信号が第１の入力端子に入
力される第２の論理積手段と、前記第１および第２の論
理積手段の各出力がそれぞれ入力される第１および第２
の入力端子を有し出力を前記第２の論理積手段の第２の
入力端子に与える第１の論理和手段と、それぞれ前記第
２の論理和信号および前記第１の論理和手段の出力が入
力される第１および第２の入力端子を有する第３の論理
積手段と、第１および第２の入力端子を有し前記第２の
論理積信号が第１の入力端子に入力される第４の論理積
手段と、前記第３および第４の論理積手段の各出力がそ
れぞれ入力される第１および第２の入力端子を有し出力
を前記第４の論理積手段の第２の入力端子に与える第２
の論理和手段とから構成したことを特徴とする論理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130471A JPS619012A (ja) | 1984-06-25 | 1984-06-25 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130471A JPS619012A (ja) | 1984-06-25 | 1984-06-25 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619012A true JPS619012A (ja) | 1986-01-16 |
| JPH0332927B2 JPH0332927B2 (ja) | 1991-05-15 |
Family
ID=15035035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130471A Granted JPS619012A (ja) | 1984-06-25 | 1984-06-25 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619012A (ja) |
-
1984
- 1984-06-25 JP JP59130471A patent/JPS619012A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332927B2 (ja) | 1991-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4383304A (en) | Programmable bit shift circuit | |
| EP0265047A1 (en) | Dual domino CMOS logic circuit, including complementary vectorization and integration | |
| JPS6224815B2 (ja) | ||
| US4387294A (en) | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu | |
| JPS6010910A (ja) | ラツチ回路アレイ | |
| DE3784838T2 (de) | Vorwaerts-/rueckwaerts-n-bit-zaehlregister. | |
| JPS619012A (ja) | 論理回路 | |
| JPH06291604A (ja) | 可変遅延回路 | |
| US4989174A (en) | Fast gate and adder for microprocessor ALU | |
| JPS5920196B2 (ja) | 双方向性シフトレジスタ | |
| GB959390A (en) | Data latching circuits | |
| US4072904A (en) | Presettable rate multiplier | |
| KR0153962B1 (ko) | 피드백 시프트 레지스터 | |
| KR950004369Y1 (ko) | 모듈-3 카운터 | |
| JPH0666659B2 (ja) | セット・リセット付ｄフリップフロップ回路 | |
| KR0134270B1 (ko) | 피드백 시프트 레지스터 | |
| KR940004543Y1 (ko) | 다용도 플립플롭 | |
| JPS59123048A (ja) | ソ−ト処理装置 | |
| JPS63151223A (ja) | デコ−ド回路 | |
| JPS6020633A (ja) | 同期式論理回路 | |
| JPS5829222A (ja) | バイナリ−カウンタ | |
| JPS63263943A (ja) | デ−タバス回路 | |
| JPH0795047A (ja) | 分周回路 | |
| JPS6399618A (ja) | プログラマブルロジツクアレイ | |
| JPS639770B2 (ja) |