JPH0332927B2 - - Google Patents
Info
- Publication number
- JPH0332927B2 JPH0332927B2 JP59130471A JP13047184A JPH0332927B2 JP H0332927 B2 JPH0332927 B2 JP H0332927B2 JP 59130471 A JP59130471 A JP 59130471A JP 13047184 A JP13047184 A JP 13047184A JP H0332927 B2 JPH0332927 B2 JP H0332927B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- input terminal
- gate
- pulse signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】
（技術分野）
本発明は論理回路、特に、フリツプフロツプ動
作を行なう論理回路に関する。
作を行なう論理回路に関する。
（従来技術）
従来、高速のクロツク系で使用されるレジスタ
フアイルは読出し時間を短縮させる目的で読出し
アドレスレジスタを内蔵した構成をとることによ
り高速化を達成していルため、この高速用レジス
タフアイルを中速のクロツクで使用すると、読出
しクロツるが１サイクル余分になる。したがつ
て、従来の遅延型フリツプフロツプを用いた読出
しアドレスレジスタを内蔵したこのような高速用
レジスタフアイルは中速用に使用しにくいという
欠点がある。
フアイルは読出し時間を短縮させる目的で読出し
アドレスレジスタを内蔵した構成をとることによ
り高速化を達成していルため、この高速用レジス
タフアイルを中速のクロツクで使用すると、読出
しクロツるが１サイクル余分になる。したがつ
て、従来の遅延型フリツプフロツプを用いた読出
しアドレスレジスタを内蔵したこのような高速用
レジスタフアイルは中速用に使用しにくいという
欠点がある。
（発明の目的）
本発明の目的は上述の欠点を除去できるような
フリツプフロツプ動作を行なう論理回路を提供す
ることにある。
フリツプフロツプ動作を行なう論理回路を提供す
ることにある。
（発明の構成）
本発明の回路は、
クロツクパルス信号およびコントロールパルス
信号が入力され前記クロツクパルス信号と前記コ
ントロールパルス信号の反転信号との論理和をと
つた第１の論理和信号、前記クロツクパルス信号
の反転信号と前記コントロールパルス信号の反転
信号との論理和をとつた第２の論理和信号、前記
クロツクパルス信号の反転信号と前記コントロー
ルパルス信号との論理積をとつた第１の論理積信
号および前記クロツクパルス信号と前記コントロ
ールパルス信号との論理積をとつた第２の論理積
信号を出力する信号供給手段と、それぞれ前記第
１の論理和信号および所望の入力信号が入力され
る第１および第２の入力端子を有する第１の論理
積手段と、第１および第２の入力端子を有し前記
第１の論理積信号が第１の入力端子に入力される
第２の論理積手段と、前記第１および第２の論理
積手段の各出力がそれぞれ入力される第１および
第２の入力端子を有し出力を前記第２の論理積手
段の第２の入力端子に与える第１の論理和手段
と、それぞれ前記第２の論理和信号および前記第
１の論理和手段の出力が入力される第１および第
２の入力端子を有する第３の論理積手段と、第１
および第２の入力端子を有し前記第２の論理積信
号が第１の入力端子に入力される第４の論理積手
段と、前記第３および第４の論理積手段の各出力
がそれぞれ入力される第１および第２の入力端子
を有し出力を前記第４の論理積手段の第２の入力
端子に与える第２の論理和手段とから構成され
る。
信号が入力され前記クロツクパルス信号と前記コ
ントロールパルス信号の反転信号との論理和をと
つた第１の論理和信号、前記クロツクパルス信号
の反転信号と前記コントロールパルス信号の反転
信号との論理和をとつた第２の論理和信号、前記
クロツクパルス信号の反転信号と前記コントロー
ルパルス信号との論理積をとつた第１の論理積信
号および前記クロツクパルス信号と前記コントロ
ールパルス信号との論理積をとつた第２の論理積
信号を出力する信号供給手段と、それぞれ前記第
１の論理和信号および所望の入力信号が入力され
る第１および第２の入力端子を有する第１の論理
積手段と、第１および第２の入力端子を有し前記
第１の論理積信号が第１の入力端子に入力される
第２の論理積手段と、前記第１および第２の論理
積手段の各出力がそれぞれ入力される第１および
第２の入力端子を有し出力を前記第２の論理積手
段の第２の入力端子に与える第１の論理和手段
と、それぞれ前記第２の論理和信号および前記第
１の論理和手段の出力が入力される第１および第
２の入力端子を有する第３の論理積手段と、第１
および第２の入力端子を有し前記第２の論理積信
号が第１の入力端子に入力される第４の論理積手
段と、前記第３および第４の論理積手段の各出力
がそれぞれ入力される第１および第２の入力端子
を有し出力を前記第４の論理積手段の第２の入力
端子に与える第２の論理和手段とから構成され
る。
（実施例）
次に本発明について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例を示す回路図であ
る。本実施例は、それぞれ２つの入力端子を有す
るアンド（論理積）ゲート１，２，４および５
と、それぞれ２つの入力端子を有するオア（論理
和）ゲート３および６とから構成され、アンドゲ
ート１およびアンドゲート２の各出力はそれぞれ
オアゲート３の第１および第２の入力端子に入力
され、オアゲート３の出力はアンドゲート２の第
２の入力端子に帰還されるとともにアンドゲート
４の第２の入力端子に入力され、アンドゲート４
およびアンドゲート５の各出力はそれぞれオアゲ
ート６の第１および第２の入力端子に入力され、
オアゲート６の出力はアンドゲート５の第２の入
力端子に帰還される。アンドゲート１の第１の入
力端子にはクロツクパルス（CP）と反転コント
ロールパルス（）との論理和をとつた信号
（CP＋）を入力し、アンドゲート２の第１の入
力端子には前記クロツクパルス（CP）に対して
逆極性の反転クロツクパルス（）と前記反転
コントロールパルス（）に対して逆極性のコン
トロールパルス（Ｔ）との論理積をとつた信号
（・Ｔ）を入力し、アンドゲート４の第１の入
力端子には前記反転クロツクパルス（）と前
記反転コントロールパルス（）との論理和をと
つた信号（＋．）を入力し、アンドゲート
５の第１の入力端子には前記クロツクパルス
（CP）と前記コントロールパルス（Ｔ）との論理
積をとつた信号（CP・Ｔ）を入力し、アンドゲ
ート１の第２の入力端子には所望の信号Ｄを入力
する。
る。本実施例は、それぞれ２つの入力端子を有す
るアンド（論理積）ゲート１，２，４および５
と、それぞれ２つの入力端子を有するオア（論理
和）ゲート３および６とから構成され、アンドゲ
ート１およびアンドゲート２の各出力はそれぞれ
オアゲート３の第１および第２の入力端子に入力
され、オアゲート３の出力はアンドゲート２の第
２の入力端子に帰還されるとともにアンドゲート
４の第２の入力端子に入力され、アンドゲート４
およびアンドゲート５の各出力はそれぞれオアゲ
ート６の第１および第２の入力端子に入力され、
オアゲート６の出力はアンドゲート５の第２の入
力端子に帰還される。アンドゲート１の第１の入
力端子にはクロツクパルス（CP）と反転コント
ロールパルス（）との論理和をとつた信号
（CP＋）を入力し、アンドゲート２の第１の入
力端子には前記クロツクパルス（CP）に対して
逆極性の反転クロツクパルス（）と前記反転
コントロールパルス（）に対して逆極性のコン
トロールパルス（Ｔ）との論理積をとつた信号
（・Ｔ）を入力し、アンドゲート４の第１の入
力端子には前記反転クロツクパルス（）と前
記反転コントロールパルス（）との論理和をと
つた信号（＋．）を入力し、アンドゲート
５の第１の入力端子には前記クロツクパルス
（CP）と前記コントロールパルス（Ｔ）との論理
積をとつた信号（CP・Ｔ）を入力し、アンドゲ
ート１の第２の入力端子には所望の信号Ｄを入力
する。
次に本実施例の動作を説明する。まず、コント
ロールパルス（Ｔ）が論理“１”の場合を考える
と、本実施例は第２図に示す回路と全く同様に動
作する。この回路は、第３図に示した真理値表に
従う遅延型フリツプフロツプ動作を行なう。すな
わち、クロツクパルス（CP）が論理“１”から
“０”に変化する変化時点における入力Ｄの値が
出力Ｑに現われ、クロツクパルス（CP）がこれ
以外の状態のときは入力Ｄの値のいかんに拘わら
ず上述のようにして定まつたＱの値を保持する。
一方、コントロールパルス（Ｔ）が論理“０”の
場合には、入力Ｄの値がそのまま出力Ｑに現われ
る。すなわち、第４図に示した真理値表に従うス
ルーモードとして動作する。表から明らかなよう
に、クロツクパルス（CP）の値に関係なしに入
力Ｄの値がそのまま出力Ｑに現われる。このよう
に、コントロールパルス（Ｔ）を論理“１”とす
ると遅延型フリツプフロツプモードで動作し、コ
ントロールパルス（Ｔ）を論理“０”とするとス
ルーモードで動作するフリツプフロツプ回路を実
現できる。なお、アンドゲート１の第１の入力端
子に加える論理和コントロール信号（CP＋）
とアンドゲート２の第１の入力端子に加える論理
積コントロール信号（CP・Ｔ）とアンドゲート
４の第１の入力端子に加える論理和コントロール
信号（CP＋Ｔ）とアンドゲート５の第１の入力
端子に加える論理積コントロール信号（CP・Ｔ）
とは第５図に示す回路またはこれと等価の動作を
する回路から供給できる。
ロールパルス（Ｔ）が論理“１”の場合を考える
と、本実施例は第２図に示す回路と全く同様に動
作する。この回路は、第３図に示した真理値表に
従う遅延型フリツプフロツプ動作を行なう。すな
わち、クロツクパルス（CP）が論理“１”から
“０”に変化する変化時点における入力Ｄの値が
出力Ｑに現われ、クロツクパルス（CP）がこれ
以外の状態のときは入力Ｄの値のいかんに拘わら
ず上述のようにして定まつたＱの値を保持する。
一方、コントロールパルス（Ｔ）が論理“０”の
場合には、入力Ｄの値がそのまま出力Ｑに現われ
る。すなわち、第４図に示した真理値表に従うス
ルーモードとして動作する。表から明らかなよう
に、クロツクパルス（CP）の値に関係なしに入
力Ｄの値がそのまま出力Ｑに現われる。このよう
に、コントロールパルス（Ｔ）を論理“１”とす
ると遅延型フリツプフロツプモードで動作し、コ
ントロールパルス（Ｔ）を論理“０”とするとス
ルーモードで動作するフリツプフロツプ回路を実
現できる。なお、アンドゲート１の第１の入力端
子に加える論理和コントロール信号（CP＋）
とアンドゲート２の第１の入力端子に加える論理
積コントロール信号（CP・Ｔ）とアンドゲート
４の第１の入力端子に加える論理和コントロール
信号（CP＋Ｔ）とアンドゲート５の第１の入力
端子に加える論理積コントロール信号（CP・Ｔ）
とは第５図に示す回路またはこれと等価の動作を
する回路から供給できる。
（発明の効果）
以下、本発明には、コントロールパルスによつ
て遅延型フリツプフロツプモードまたはスルーモ
ードのいずれのモードでも自由に切替えて使用で
きるので、前述のように、レジスタフアイル等の
読出しアドレスレジスタとして、クロツク速度に
合せ、高速の場合には遅延型フリツプフロツプと
して動作させ、低速の場合にはスルーモード使用
することにより一種類のレジスタフアイルで高速
および低速の両方の用途に使用することができる
という効果がある。
て遅延型フリツプフロツプモードまたはスルーモ
ードのいずれのモードでも自由に切替えて使用で
きるので、前述のように、レジスタフアイル等の
読出しアドレスレジスタとして、クロツク速度に
合せ、高速の場合には遅延型フリツプフロツプと
して動作させ、低速の場合にはスルーモード使用
することにより一種類のレジスタフアイルで高速
および低速の両方の用途に使用することができる
という効果がある。
第１図は本発明の一実施例を示す回路図、第２
図は本実施例の動作を説明するための回路図、第
３図および第４図は本実施例の動作の説明に用い
る真理値を示す図および第５図は本実施例に付加
する回路の回路図である。 図において、１，２，４，５……アンドゲー
ト、３，６……オアゲート。
図は本実施例の動作を説明するための回路図、第
３図および第４図は本実施例の動作の説明に用い
る真理値を示す図および第５図は本実施例に付加
する回路の回路図である。 図において、１，２，４，５……アンドゲー
ト、３，６……オアゲート。
Claims (1)
- １ クロツクパルス信号およびコントロールパル
ス信号が入力され前記クロツクパルス信号と前記
コントロールパルス信号の反転信号との論理和を
とつた第１の論理和信号、前記クロツクパルス信
号の反転信号と前記コントロールパルス信号の反
転信号との論理和をとつた第２の論理和信号、前
記クロツクパルス信号の反転信号と前記コントロ
ールパルス信号との論理積をとつた第１の論理積
信号および前記クロツクパルス信号と前記コント
ロールパルス信号との論理積をとつた第２の論理
積信号を出力する信号供給手段と、それぞれ前記
第１の論理和信号および所望の入力信号が入力さ
れる第１および第２の入力端子を有する第１の論
理積手段と、第１および第２の入力端子を有し前
記第１の論理積信号が第１の入力端子に入力され
る第２の論理積手段と、前記第１および第２の論
理積手段の各出力がそれぞれ入力される第１およ
び第２の入力端子を有し出力を前記第２の論理積
手段の第２の入力端子に与える第１の論理和手段
と、それぞれ前記第２の論理和信号および前記第
１の論理和手段の出力が入力される第１および第
２の入力端子を有する第３の論理積手段と、第１
および第２の入力端子を有し前記第２の論理積信
号が第１の入力端子に入力される第４の論理積手
段と、前記第３および第４の論理積手段の各出力
がそれぞれ入力される第１および第２の入力端子
を有し出力を前記第４の論理積手段の第２の入力
端子に与える第２の論理和手段とから構成したこ
とを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130471A JPS619012A (ja) | 1984-06-25 | 1984-06-25 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130471A JPS619012A (ja) | 1984-06-25 | 1984-06-25 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619012A JPS619012A (ja) | 1986-01-16 |
| JPH0332927B2 true JPH0332927B2 (ja) | 1991-05-15 |
Family
ID=15035035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130471A Granted JPS619012A (ja) | 1984-06-25 | 1984-06-25 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619012A (ja) |
-
1984
- 1984-06-25 JP JP59130471A patent/JPS619012A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS619012A (ja) | 1986-01-16 |
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