JPS619019A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
- Publication number
- JPS619019A JPS619019A JP12919284A JP12919284A JPS619019A JP S619019 A JPS619019 A JP S619019A JP 12919284 A JP12919284 A JP 12919284A JP 12919284 A JP12919284 A JP 12919284A JP S619019 A JPS619019 A JP S619019A
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- Japan
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- converter
- input
- voltage
- drive circuit
- analog
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はアナログ・デジタル変換器（Ａ／Ｄ変換器）に
関し、特に、入力信号帯域を広帯域化したＡ／Ｄ変換器
に関する。
関し、特に、入力信号帯域を広帯域化したＡ／Ｄ変換器
に関する。
従来のＡ／Ｄ変換器の一例として、８ピット並列形Ａ／
Ｄ変換器を第３図に示す。図中の１．〜１！、Ｉ は電
圧比較器である。その動作は端子２゜３に印加された電
圧を４．〜４□６個の抵抗により分圧し、各電圧比較器
への基準電圧とする。これと、端子５に入力した信号と
を電圧比較器１．〜１□、により比較し、デジタル化し
て出力する。
Ｄ変換器を第３図に示す。図中の１．〜１！、Ｉ は電
圧比較器である。その動作は端子２゜３に印加された電
圧を４．〜４□６個の抵抗により分圧し、各電圧比較器
への基準電圧とする。これと、端子５に入力した信号と
を電圧比較器１．〜１□、により比較し、デジタル化し
て出力する。
さらにこれを８ビット符号化するものである。ここで比
較器の入力トランジスタの小信号等価回路は第４図に示
される。端６，７，８は、それぞれベース、エミッタ、
コレクタであり、入力抵抗９をｒπ入力容［１０をＣπ
とすると ＩＣ：コレクタ電流 ｖｔ：熱電圧 ここでβ＝１００．ＴＦ＝０．１６ｎｓｅｃ、Ｃｔ−Ｑ
、５ｐＦ。
較器の入力トランジスタの小信号等価回路は第４図に示
される。端６，７，８は、それぞれベース、エミッタ、
コレクタであり、入力抵抗９をｒπ入力容［１０をＣπ
とすると ＩＣ：コレクタ電流 ｖｔ：熱電圧 ここでβ＝１００．ＴＦ＝０．１６ｎｓｅｃ、Ｃｔ−Ｑ
、５ｐＦ。
Ｉｃ＝５０μＡ、Ｖｔ＝２６ Ｖｌｉ−代入スルト＃ｍ
＝１．９２Ｘ１０ ”Ｕ、ｒｒ−５２にΩ、Ｃｒ−０．
８１ｐＦとなる。８ビツトＡ／Ｄ変換器では、このトラ
ンジスタが２５５個並列にあるため、Ａ／Ｄ変換器の入
力等価回路を８５図で示せば、トランジスタま１での配
線抵抗１５ （Ｒ）と、２５５個並列接続された抵抗１
６（ｒ）と、容ｔ １７ （Ｃ）とで表わされ、第４図
より求めたｒπ、Ｃπを用いて示せばとなり、Ｒ（（ｒ
とすれば第６図のようなＲＣのローパスフィルタで近似
できる。丁なわち入力端子１２にＶなるステップ電圧を
印加した場合、出力端子１３の電圧はＶｏ−Ｖ（１−ｅ
ｘｐ（１／ＲＣ））となり、時定数τはτ＝ＲＣとなる
。したがって、ステップ電圧■を入力したときに出力電
圧Ｖｏが８ビット精度に入る時間は約６τ−６ＲＣとな
り仮にＲ−１Ωｅ”＝２０７ｐＦとＴれば６τ”１．２
ｎｓｅｃ となり、これ以上高速な入力信号変化に対しては８ピツ
）Ａ／Ｄ変換器の精度を得ることができなくなってしま
う。また、周波数領域で考えれば、′、６゜ｉｃ ｙＮ
８ ｔＬ ６□、。−ｉＲＸ ７４ ／Ｉ／ ｌ １
７）ヵ、。
＝１．９２Ｘ１０ ”Ｕ、ｒｒ−５２にΩ、Ｃｒ−０．
８１ｐＦとなる。８ビツトＡ／Ｄ変換器では、このトラ
ンジスタが２５５個並列にあるため、Ａ／Ｄ変換器の入
力等価回路を８５図で示せば、トランジスタま１での配
線抵抗１５ （Ｒ）と、２５５個並列接続された抵抗１
６（ｒ）と、容ｔ １７ （Ｃ）とで表わされ、第４図
より求めたｒπ、Ｃπを用いて示せばとなり、Ｒ（（ｒ
とすれば第６図のようなＲＣのローパスフィルタで近似
できる。丁なわち入力端子１２にＶなるステップ電圧を
印加した場合、出力端子１３の電圧はＶｏ−Ｖ（１−ｅ
ｘｐ（１／ＲＣ））となり、時定数τはτ＝ＲＣとなる
。したがって、ステップ電圧■を入力したときに出力電
圧Ｖｏが８ビット精度に入る時間は約６τ−６ＲＣとな
り仮にＲ−１Ωｅ”＝２０７ｐＦとＴれば６τ”１．２
ｎｓｅｃ となり、これ以上高速な入力信号変化に対しては８ピツ
）Ａ／Ｄ変換器の精度を得ることができなくなってしま
う。また、周波数領域で考えれば、′、６゜ｉｃ ｙＮ
８ ｔＬ ６□、。−ｉＲＸ ７４ ／Ｉ／ ｌ １
７）ヵ、。
オフ周波数ｆｃはｆｃ−１７２πＲＣで与えられ、同様
に８ビット精度を考えれば、およそｆｃ／１０−１／２
０πＲ，Ｃ Ｒ−１ΩｐＣ”＝２０７ｐＦを代入してみるとｆ Ｃ／
１０＝７６．９ ＭＨｚ となり、該帯域に制限されてしまう。したがって標本化
周波数すなわち、Ａ／Ｄ＊笑器の標本化クロックは高速
比しても、入力段の抵抗分、容量分により、帯域を制限
されてしまうという欠点かあり、特に並列形Ａ／Ｄ変換
器ではビット数が多くなるにしたがって、入力トランジ
スタの数が増えるため帯域は狭くなってしまう。
に８ビット精度を考えれば、およそｆｃ／１０−１／２
０πＲ，Ｃ Ｒ−１ΩｐＣ”＝２０７ｐＦを代入してみるとｆ Ｃ／
１０＝７６．９ ＭＨｚ となり、該帯域に制限されてしまう。したがって標本化
周波数すなわち、Ａ／Ｄ＊笑器の標本化クロックは高速
比しても、入力段の抵抗分、容量分により、帯域を制限
されてしまうという欠点かあり、特に並列形Ａ／Ｄ変換
器ではビット数が多くなるにしたがって、入力トランジ
スタの数が増えるため帯域は狭くなってしまう。
〔発明の目的。
本発明、の目的は信号帯域を広帯域化することのできる
Ａ／Ｄ変換器を提供することにある。
Ａ／Ｄ変換器を提供することにある。
本発明は、電圧比較器を２つ以上に分割して駆動するこ
とにより、等制約にＡ／Ｄ変換器の入力容量を減少させ
、広帯域化を可能としたものである。
［ｉ〔発明
の実施例〕 本発明の一実施例として、酸３図に示したＡ／Ｄ変換器
の入力を２分割した場合を第１図に示す。
とにより、等制約にＡ／Ｄ変換器の入力容量を減少させ
、広帯域化を可能としたものである。
［ｉ〔発明
の実施例〕 本発明の一実施例として、酸３図に示したＡ／Ｄ変換器
の入力を２分割した場合を第１図に示す。
第３図と同じものには同一番号を付けた。端子５番と入
力された信号はｎｐｎ トランジスタ２１と電流源２３
により構成された。第１の駆動回路により電圧比較器１
１〜１□８の１２８個が駆動され、またｎｐｎ トラン
ジスタ２０と、電流源２２により構成された第２の駆動
回路により・可、圧比較器１１２９〜１□、の１２７個
が駆動される。このような構成をした場合、駆動回路か
らみたＡ／Ｄ変換器の入力容量は第３図に示したＡ／Ｄ
変換器の１７２ に減少するため、入力信号は２倍に高
速化でき、２倍に広帯域化できる。すなわち％数値的に
は、従来例ではセットリングタイム１．２ ｎ５ｅｃ
、周波数特性７６、９ ＭＨｚ で漬ったものが、本
発明によりそれぞれ０．６ ｎ５ｅｃ、１５３．８ＭＨ
２となる。
力された信号はｎｐｎ トランジスタ２１と電流源２３
により構成された。第１の駆動回路により電圧比較器１
１〜１□８の１２８個が駆動され、またｎｐｎ トラン
ジスタ２０と、電流源２２により構成された第２の駆動
回路により・可、圧比較器１１２９〜１□、の１２７個
が駆動される。このような構成をした場合、駆動回路か
らみたＡ／Ｄ変換器の入力容量は第３図に示したＡ／Ｄ
変換器の１７２ に減少するため、入力信号は２倍に高
速化でき、２倍に広帯域化できる。すなわち％数値的に
は、従来例ではセットリングタイム１．２ ｎ５ｅｃ
、周波数特性７６、９ ＭＨｚ で漬ったものが、本
発明によりそれぞれ０．６ ｎ５ｅｃ、１５３．８ＭＨ
２となる。
また、本実施例では、２分割した場合を示したが、必要
に応じてさらに細かく分割すれば、さらに広帯域化でき
ることは明らかである。
に応じてさらに細かく分割すれば、さらに広帯域化でき
ることは明らかである。
本発明の実施例を第２図に示す。図中第３図、第１図と
同様なものには同一番号を付けた。端子５に印加された
入力信号は、ｎｐｎ）ランジスタ２４、電流源２５によ
り構成されるエミッタフォロワの第１の駆動回路により
、第２〜５の駆動回路を鳴動する。また、消２〜５の駆
動回路は、それぞれｎｐｎ ）ランジメタ２６〜２９．
電流源３０〜３３により構成される。次に第２〜５の駆
動回路は８ビツトＡ／Ｄ変換器の電圧比較器を４分割し
たものをおのおの駆巾する。すなわち第２の駆動回路は
電圧比較器の１１〜１６．の６４個、第３の駆動回路は
１６．〜１１２８ ＋第４の駆動回路は１１１９〜１’
１１１１の６４個を、第５の駆動回路は１１．３〜１
ｔ、５．ｓの６３個の電圧比較器を駆動することによ
り＠２〜５の駆動回路からみたＡ／Ｄ変換器の入力容量
はそれぞれ１／４となり、したがって第１図のＡ／Ｄ変
換器に比べてセットリングタイムは１／４、入力信号帯
域は４倍に拡大できる。また本実施例では駆動回路を２
段重ねたが、さらに多段重ねてもよく、また、Ａ／Ｄ変
愛器の電圧比較器の分割の仕方によらず本発明を適用で
きることは明らかである。
同様なものには同一番号を付けた。端子５に印加された
入力信号は、ｎｐｎ）ランジスタ２４、電流源２５によ
り構成されるエミッタフォロワの第１の駆動回路により
、第２〜５の駆動回路を鳴動する。また、消２〜５の駆
動回路は、それぞれｎｐｎ ）ランジメタ２６〜２９．
電流源３０〜３３により構成される。次に第２〜５の駆
動回路は８ビツトＡ／Ｄ変換器の電圧比較器を４分割し
たものをおのおの駆巾する。すなわち第２の駆動回路は
電圧比較器の１１〜１６．の６４個、第３の駆動回路は
１６．〜１１２８ ＋第４の駆動回路は１１１９〜１’
１１１１の６４個を、第５の駆動回路は１１．３〜１
ｔ、５．ｓの６３個の電圧比較器を駆動することによ
り＠２〜５の駆動回路からみたＡ／Ｄ変換器の入力容量
はそれぞれ１／４となり、したがって第１図のＡ／Ｄ変
換器に比べてセットリングタイムは１／４、入力信号帯
域は４倍に拡大できる。また本実施例では駆動回路を２
段重ねたが、さらに多段重ねてもよく、また、Ａ／Ｄ変
愛器の電圧比較器の分割の仕方によらず本発明を適用で
きることは明らかである。
また実施例は駆動回路をエミッタ・フォロワとしたが、
この回路構成によらず本発明が実施できることも明らか
である。
この回路構成によらず本発明が実施できることも明らか
である。
以上説明したように本発明によれば、並列形Ａ／Ｄ変換
器の電圧比較器の入力を２つ以上に分割し、各々に駆動
回路を接続し７、駆動することにより、等制約に各駆動
回路からみたＡ／Ｄ変換器の入力容量を減少できるため
、Ａ／Ｄ変換器の入力信号帯域を広帯域化できる。
器の電圧比較器の入力を２つ以上に分割し、各々に駆動
回路を接続し７、駆動することにより、等制約に各駆動
回路からみたＡ／Ｄ変換器の入力容量を減少できるため
、Ａ／Ｄ変換器の入力信号帯域を広帯域化できる。
第１図および第２図はそれぞれ本発明による並列形８ビ
ットＡ／Ｄ変換器の実施例を示す図、第３図は従来の並
列形８ピッ）Ａ／Ｄ変換器を示す図、第４図はトランジ
スタの等価回路図、第５図および第６図は、そわ、ぞれ
第３図に示されるＡ／Ｄ変換器の入力等価回路図である
。 １、〜１１３．・・・電圧比較器、２．；３・・・基準
電圧印ｎ 加端子、４１〜４２，６・・・抵抗
、５・・・入力信号印加端子、６・・・トランジスタの
ベース、７・・トランジスタのエミッタ、８・・・トラ
ンジスタのコレクタ、９゜１５．１６・・・抵抗、１０
．１７・・・コンデンサ、１１゜２２．２３，２５，３
０，３１，３２，３’３・・・電流源、１２・・・入力
端子、１３・・・出力端子、１４・・・接地、１８゜１
９・・・電源電圧印加端子、２０，２１，２４．２６〜
２９・・・ｎｐロバイポーラトランジスタ。 代理人弁理士 則 近 憲 右（ほか１名〕ｉ 第 １ 図 第２図 第３図 第 ４ 図 １ダ 第 ６ 図
ットＡ／Ｄ変換器の実施例を示す図、第３図は従来の並
列形８ピッ）Ａ／Ｄ変換器を示す図、第４図はトランジ
スタの等価回路図、第５図および第６図は、そわ、ぞれ
第３図に示されるＡ／Ｄ変換器の入力等価回路図である
。 １、〜１１３．・・・電圧比較器、２．；３・・・基準
電圧印ｎ 加端子、４１〜４２，６・・・抵抗
、５・・・入力信号印加端子、６・・・トランジスタの
ベース、７・・トランジスタのエミッタ、８・・・トラ
ンジスタのコレクタ、９゜１５．１６・・・抵抗、１０
．１７・・・コンデンサ、１１゜２２．２３，２５，３
０，３１，３２，３’３・・・電流源、１２・・・入力
端子、１３・・・出力端子、１４・・・接地、１８゜１
９・・・電源電圧印加端子、２０，２１，２４．２６〜
２９・・・ｎｐロバイポーラトランジスタ。 代理人弁理士 則 近 憲 右（ほか１名〕ｉ 第 １ 図 第２図 第３図 第 ４ 図 １ダ 第 ６ 図
Claims (1)
- 並列形アナログ・デジタル変換器において、並列接続さ
れた電圧比較器群の入力端子群を２つ以上の群に分割し
、その分割した各々に対し駆動回路を接続し、該駆動回
路に入力信号を入力することを特徴とするアナログ・デ
ジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12919284A JPS619019A (ja) | 1984-06-25 | 1984-06-25 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12919284A JPS619019A (ja) | 1984-06-25 | 1984-06-25 | アナログ・デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS619019A true JPS619019A (ja) | 1986-01-16 |
Family
ID=15003417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12919284A Pending JPS619019A (ja) | 1984-06-25 | 1984-06-25 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619019A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62162979U (ja) * | 1986-04-07 | 1987-10-16 | ||
| JPH0278088U (ja) * | 1988-11-29 | 1990-06-15 |
-
1984
- 1984-06-25 JP JP12919284A patent/JPS619019A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62162979U (ja) * | 1986-04-07 | 1987-10-16 | ||
| JPH0278088U (ja) * | 1988-11-29 | 1990-06-15 |
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