JPS6129974A - アナログ加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、アナログ加算回路に関し、特に直並列ＡＤ変
換器等において使用するアナログ加算回路に関する。

〔発明の背景〕

高速・高精度ＡＤ変−換特性を得るためには、直並列型
ＡＤ変換方式が一般に使用される。これは、上位ビット
をＡＤ変換し、そのＤＡ変換値と入力との差を再度ＡＤ
変換することにより、下位ビットを決定する方式であっ
て、この部分における変換機能によりこの方式の速度が
決定される。

第１図は、従来の直並列型ＡＤ変換方式を示すブロック
図である。

第１図において、入力端子５にアナログ信号ｅ、を加え
ると、第１のＡＤ変換器１によって粗＜ＡＤ変換され、
上位ディジタル・ビット（ＵＤＧ、、ｔ）６を求める。

次にこのディジタル値６をＤＡ変換器２に入力し、その
ディジタル値に対応するアナログ値を求め、加算回路３
において入力信号ｅｌとそのアナログ値を求める６次に
、この差を加算回路３で適当な電圧に増幅した後、細か
い部分を第２のＡＤ変換器４でアナログ電圧値をディジ
タル電圧値に変換する。この場合、第１のＡＤ変換器１
の出力６が入力ｅ１に対する上位ディジタル・ビット（
ＵＤＧ、、、）となり、第２のＡＤ変換器４の出カフが
入力ｅ、に対する下位ディジタル・ビット（ＬＤＧ、、
、）となる。

第１のＡＤ変換動作を高速に行うためには、各構成回路
１，２，３．４の各々を高速動作させる必要がある。

これらのうち、加算回路３には第２図に示すベース接地
型増幅器が用いられる。これは一方の入力に電流出力形
のＤＡ変換器２（定電流源による等価回路で示した。）
を、他方の入力には入力端子５を接続する。トランジス
タ８はベース接地型で使用し、ダイオード９を接続する
ことにより、ベース・エミッタ間の温度依存性を補償し
ている。

トランジスタ８のコレクタには信号電圧以外に、トラン
ジスタ８を飽和させないための大きな電源電圧ｖ１を基
準にした直流電圧のオフセットが現われる。このため、
直流電圧オフセットをトランジスタ８のコレクタに等測
的にベース接地されたトランジスタ１２、抵抗１３を追
加することにより出力電圧を任意の電位ｖａ−を基準に
取り出せるようにしている。

このような加算器３はトランジスタ１２のようなＮＰＮ
型トランジスタに比べて速度の遅いＰＮＰ型トランジス
タを用いなければならず、高速動作がＩＣ化に不利であ
った。

〔発明の目的〕

本発明の目的は、このような従来の問題点を改善し、Ｐ
ＮＰ型トランジスタを用いることなく、簡単な回路構成
により、高速動作を行わせ、信号遅延を防止することが
できるアナログ加算器を提供することにある。

〔発明の概要〕

本発明のアナログ加算回路は、２以上のアナログ入力電
流をトランジスタのエミッタに接続して加算し、該トラ
ンジスタのコレクタに加算結果を得、このコレクタに接
続されたレベルシフト回路を介して加算出力を取り出す
ことを特徴とする。

この構成によればＮＰＮトランジスタのみでアナログ加
算回路が構成できる。

〔発明の実施例〕

第３図は本発明の概念を示すアナログ加算器３の構成図
である。加算回路３の一方の入力端子にＤＡ変換器の出
力を接続し、他方の入力端子にアナログ入力！５（ｅ、
）がトランジスタ８のエミッタに接続され加算が行なわ
れる。バイアス回路としてトランジスタ８のベースに定
電流源１０とダイオード９が接続され、ベース接地型横
幅器となっている。加算された結果はトランジスタ８の
コレクタから取り出すことになる。また、抵抗１４に生
じる電圧降下分を考慮して、トランジスタ８を飽和させ
ないように、電源電圧ｖ″を高く設定しなければならな
い。このため増幅された信号電圧以外に大きな直流オフ
セット電圧が生じることになる。そこで、直流電圧源１
５を抵抗１６からなる部分回路を接続すれば、直流オフ
セット電圧を相殺することができる。すなわち、出力電
圧ｅ。を任意の電圧ｖｆｌ−を基準に取り出せる。

第４図は本発明の第１の実施例を示すアナログ加算回路
３の構成図である。トランジスタ８のコレクタ部分にお
ける直流オフセット電圧を一個以上のダイオードを用い
てレベルシフトさせて任意の電位を得るものである。ま
た、ダイオードの代りにツェナーダイオードを用いる方
法も考えられる。しかし、ダイオードの場合、温度変化
により電圧値が変化したり、特にツェナーダイオードの
場合、特性上のバラツキにより、望みの電圧が得られな
いなどの問題もある。

第５図は本発明の第２の実施例を示すアナログ加算回路
３の構成図である。トランジスタ８のコレクタに抵抗２
０と定電流源２１からなる部分回路を接続したものであ
る。定電流源２１の電流による抵抗２０における電圧降
下により直流オフセットを打ち直して任意の電位ｅ。を
得るものである。

第６図は本発明の第３の実施例を示すアナログ加算回路
３の構成図である。第５図における定電流源２１をトラ
ンジスタ２２．２３による電流ミラー回路で構成してお
り、ベース・エミッタ電圧の温度依存性による定電流源
の電流値の変動を補償している。さらに、トランジスタ
２４で構成するエミッタフォロワを付加することにより
低インピーダンスで加算された信号を取り出すことがで
きる。

第７図〜第１１図は、第５図に示すごときアナログ加算
回路をさらに改善した実施例を示す。すなわち、第５図
の加算回路では、出力ｅ、に存在する等測的な出力容量
と抵抗１４．２０の時定数により速度が遅くなる欠点が
あった。

この改善の目的は、ＰＮＰ型トランジスタを用いること
なく、簡単な構成により、高速動作を行わせ、信号遅延
を防止することができるアナログ加算器を提供すること
にある。

上記目的を達成するため、第７図〜第１１図に示すアナ
ログ加算回路は、２以上のアナログ入力電流をトランジ
スタのエミッタに接続して加算し、該トランジスタのコ
レクタから加算結果を出力し、緩衝増幅器で受けた後に
、いわゆるレベルシフト回路を付加して、任意の出力レ
ベルを得るようにした加算回路で、ＮＰＮ型トランジス
タにより構成したことを特徴とする。

以下、詳細に説明する。第７図は本発明の概念を示すア
ナログ加算器３の構成図である。加算器の一方の入力端
子にＤＡ変換器２の出力を接続し、他方の入力端子５に
差をとるべきアナログ入力（ｅ、）がトランジスタ８の
エミッタに接続され加算が行なわれる。バイアス回路と
してトランジスタ８のベースに定電流源１０とダイオー
ド９が接続され、ベース接地型増幅器となっている。加
算された結果はトランジスタ８のコレクタから取り出さ
れる。また抵抗１４に生じる電圧降下分を考慮して、ト
ランジスタ９を飽和させないように、電源電圧ｖ１を高
く設定しなければならない。このため、増幅された信号
電圧以外に直流オフセット電圧が生じる。そこで、緩衝
増幅器（バッファ）３５で一段受けた後、例えば抵抗２
ｏと並列接続されたコンデンサ３６、定電流源２１から
なる、いわゆるレベルシフト回路を接続して、抵抗２０
における電圧降下により、直流オフノセッ１〜を打、ち
消して、任意の電圧レベルｅ、を得るものである。

ここで、第８図はレベルシフト回路において定電流源２
１をカレントミラー回路で構成した例である。３７．３
８はトランジスタ、３９〜４１は抵抗である。第５図に
第４図の等価回路を示す。

抵抗４２はトランジスタ３７のコレクタ部分から見た入
力インピーダンス、容量４３はトランジスタ３７のコレ
クタ・ベース間容量、コレクタ・エミッタ間容量などの
等測的出力容量である。

Ｚ、＝Ｒ，。／　（１＋　ｓ　Ｃａｌ、Ｒｌｎ）Ｚｚ　
＝Ｒ４２／　（１＋ｓ　Ｃ：＊３Ｒ４２）とすると、Ｃ
６と８６の関係は ｅ　＋＋　＝　Ｚ２’　ｅ　ｃ／　（Ｚｔ　十Ｚｚ）で
あるから、ステップレスポンスは から、 Ｒ，ｚ　　　　Ｃａ、　　　’　　　Ｒ，ｚ（Ｃ３１１
＋　Ｃ４，１）Ｒ２０Ｒ４４となり、これを逆うプラス
変換することにより、Ｒ＝ｏ　＋　Ｒ４Ｚ　　Ｃｚ６＋
Ｃ４ａ　　Ｒ２１１＋　Ｒ４２を得る。ただし、 Ｒ２゜＋Ｒ４□ （ｃ３ｓ＋Ｃ４３）ＲｈｏＲ４１ である。ここで、Ｒ４２は普通数＋にΩ以上で。

Ｒ７゜は数百にΩにとると、Ｒ４□＞　＞　Ｒ２ｏであ
る。また、Ｃ１６をＣ２３に比べて十分大きい容量を選
ぶと（１）式は、 ｅ、二１ となる。よって容量Ｃｆｆ５を接続することにより。

出力容量Ｃ４３による遅れを補償することができる。

第５図において出力の速度は抵抗１４と抵抗２０の和と
、出力の等測的な出力容量と、トランジスタ８のコレク
タの容量、すなわちコレクタ・ベース間容量、コレクタ
・エミッタ間容量の和による時定数で決まる。さらに、
抵抗２０と並列に出力容量に比べ十分大きい容量３６を
接続すると、レベルシフト部における出力容量の影響は
上記で述べたようになくなる。しかし、出力の速度は抵
抗１４と出力容量とトランジスタ８のコレクタ容量の和
の時定数により決まることになる。

そこで、第７図に示すように、トランジスタ８のコレク
タ出力をバッファ３５で受けた後、レベルシフト回路を
接続する。すなわち、抵抗１４とトランジスタ８のコレ
クタの等価容量とバッファの入力容量とで決まる時定数
による遅れのみで速度が決まり、レベルシフト回路につ
いては先に述べたようにコンデンサ３６で遅れは補償で
きるから、極めて高速に直流オフセットをレベルシフト
回路で打ち消せることになる。

第９図は第７図の回路を具体化した実施例を示すアナロ
グ加算回路３の構成図である。トランジスタ２４を用い
た、エミッタフォロワによりバッファ３５を実現したも
のである。

第１０図はさらに別の実施例を示すアナログ加算回路３
の構成図である。ＭＯ８４６を用いた、ソースフォロワ
によりバッファ５と実現したものである。

以上の改良された実施例によれば、高速アナログ加算回
路をベース接地を基本に、エミッタで電流加算を行うと
いう簡単な回路構成で実現できる。

さらに、用いるトランジスタはすべてＮＰＮ型であるか
ら高速であり、かつＩＣ化に適している。

また、出力容量を補償する容量を付加しており、第２の
ＡＤ変換器の入力容量が大きくても十分高速応答でき、
本アナログ加算回路を直並列形ＡＤ変換器に用いれば、
高速化、小型化、高信頼化が達成でき、その技術的、経
済的効果は大きい。

〔発明の効果〕

以上のように本発明によれば、ベース接地を基”本にし
てエミッタで電流加算を行うという簡単な回路構成で高
速アナログ加算回路を実現できる。

さらに、用いるトランジスタはすべてＮＰＮ型であるこ
とからＩＣ化に極めて有利である。したがって、本アナ
ログ加算回路を直並列型ＡＤ変換器に用いれば、高速化
、小形化、高信頼化が達成でき、その技術的、経済的効
果は大きい。

【図面の簡単な説明】

第１図は従来の直並列型ＡＤ変換器のブロック図、第２
図は従来のＰＮＰ型トランジスタを用いたアナログ加算
回路の構成を示す回路図、第３図は本発明の詳細な説明
する図、第４図、第５図および第６図はそれぞれ本発明
の実施例を示す回路図、第７図、第８図、第９図、第１
０図、第１１図はそれぞれ別の実施例を示す回路図であ
る。 １．４・・・ＡＤ変換器、２・・・ＤＡ変換器、３・・
・アナログ加算回路、５・・・アナログ入力端子、８，
１２゜１９．２２，２３，２４・・・トランジスタ、９
゜１７．１８．１９・・・ダイオード、１０，１１゜２
１・・・定電流源、１５・・・直流電源、１２，１３゜
１４．１６，２０，２５，２６．２７．２８・・・抵抗
、３５・・・緩衝増幅器。 第　ｌ　図 ＵＤＱｏｕｅ　　　　　　　　　　　ＬＣｌＧｏｕ＜第
２図 第３０ と 第　４　図 第　５　図 第６吻 第　７　回 ・ 第　８　国 第　９　日 第　１０　虐

Claims (1)

1. 【特許請求の範囲】 １、複数のアナログ入力電流がエミッタに接続されたト
   ランジスタを有し、前記トランジスタのベースを固定電
   位とし、前記トランジスタのコレクタに負荷抵抗を介し
   て直流電圧源を接続して成るアナログ加算回路において
   、前記トランジスタのコレクタに直流オフセット電圧を
   相殺するレベルシフト回路と接続し、該電圧降下回路か
   ら前記アナログ入力電流の加算出力を取り出すことを特
   徴とするアナログ加算回路。 ２、前記電圧降下回路は前記コレクタに一端が接続され
   、他端が出力抵抗を介して任意の電圧に接電された１以
   上のダイオードの直列回路から成り、該ダイオードと該
   出力抵抗の接続点から加算出力を取り出すことを特徴と
   する特許請求の範囲第１項に記載のアナログ加算回路。 ３、前記電圧降下回路は、前記コレクタに一端が接続さ
   れ、他端に定電流源が接続された出力抵抗から成り、該
   出力抵抗と該定電流源の接続点から加算出力を取り出す
   ことを特徴とする特許請求の範囲第１項に記載のアナロ
   グ加算回路。 ４、前記定電流源は、電流ミラー回路で構成されること
   を特徴とする特許請求の範囲第３項に記載のアナログ加
   算回路。 ５、前記トランジスタのコレクタと前記レベルシフト回
   路の間に緩衝増幅器が挿入されていることを特徴とする
   特許請求の範囲第１項に記載のアナログ加算回路。