JPS6190396A - ダイナミツクｍｏｓメモリ回路 - Google Patents
ダイナミツクｍｏｓメモリ回路Info
- Publication number
- JPS6190396A JPS6190396A JP59212105A JP21210584A JPS6190396A JP S6190396 A JPS6190396 A JP S6190396A JP 59212105 A JP59212105 A JP 59212105A JP 21210584 A JP21210584 A JP 21210584A JP S6190396 A JPS6190396 A JP S6190396A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- buffer
- memory cell
- power supply
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000872 buffer Substances 0.000 claims abstract description 36
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000276 sedentary effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔座業上の利用分野〕
本発明は、ダイナミックＭＯＳメモリ回路（二関する。
第１図はシリアルアクセス形のダイナミックＭＯＳメモ
リ回路の構成図である。メモリ群（以下、メモリセルア
レイという）１ （ｎ個のセンスアンプが含まれる）の
ワード線１本分のデータが、スイッチング部２を介して
バッファ部６へ一時的に格納される。バッファ部６は、
メモリ群１のセンスアンプの数に等しいｎ個のバッファ
３１ ｔ ３！ ｒ・・・。
リ回路の構成図である。メモリ群（以下、メモリセルア
レイという）１ （ｎ個のセンスアンプが含まれる）の
ワード線１本分のデータが、スイッチング部２を介して
バッファ部６へ一時的に格納される。バッファ部６は、
メモリ群１のセンスアンプの数に等しいｎ個のバッファ
３１ ｔ ３！ ｒ・・・。
６４で構成され、メモリセルアレイ１の各ビット線（５
ｓ 、 ６ｓ） 、（５コ、６鵞）、・・・ｅ（５ｎ＋
６ｎ）のデータを各バッファ５ｔ ｌ ６Ｍ ＋・・・
、島（二格納することが可能である。さらに、デコーダ
部４：二より、バッファ６ｓ ＋ ３＊ ｒ・・・＋
６ｍ を順次選択し、これをパスラインＩ１０ 、 Ｉ
ｌｏ に接続すること（二より、各バッファ？ｎ ＋
６ｚ ＋・・・ｌ ３ｔｌに格納されたデータを高速で
外部へ出力することができる。
ｓ 、 ６ｓ） 、（５コ、６鵞）、・・・ｅ（５ｎ＋
６ｎ）のデータを各バッファ５ｔ ｌ ６Ｍ ＋・・・
、島（二格納することが可能である。さらに、デコーダ
部４：二より、バッファ６ｓ ＋ ３＊ ｒ・・・＋
６ｍ を順次選択し、これをパスラインＩ１０ 、 Ｉ
ｌｏ に接続すること（二より、各バッファ？ｎ ＋
６ｚ ＋・・・ｌ ３ｔｌに格納されたデータを高速で
外部へ出力することができる。
第２図は、第１図の一組のスイッチング回路２１゜バッ
ファ６１．デコーダ回路４１を示す図である。
ファ６１．デコーダ回路４１を示す図である。
スイッチング回路２１は、制御信号Ｓｔにより制御され
るスイッチングトランジスタＱｌ 、 （ｈからなり、
ビット線５１．６ｔのデータのバッファ６１への転送の
制御を行なう。バッファ６１は、制御信号Ｓｔ ｌ二よ
り制御される、バッファ用の充電トランジスタＱｓ 、
Ｑ４と、フリップフロップを構成し、データラッチ信
号Ｓ３により制御されるデータラツを用トランジスタＱ
ｉ 、 Ｑ−ａとからなり、ビット線５１．６＋からの
データを一時的に格納する。
るスイッチングトランジスタＱｌ 、 （ｈからなり、
ビット線５１．６ｔのデータのバッファ６１への転送の
制御を行なう。バッファ６１は、制御信号Ｓｔ ｌ二よ
り制御される、バッファ用の充電トランジスタＱｓ 、
Ｑ４と、フリップフロップを構成し、データラッチ信
号Ｓ３により制御されるデータラツを用トランジスタＱ
ｉ 、 Ｑ−ａとからなり、ビット線５１．６＋からの
データを一時的に格納する。
デコーダ回路４五はデコード信号Ｓ４により制御されて
、バッファ６１に格納されたデータをパスラインＩ１０
、 Ｉｌｏに乗せる動作をするスイッチングトランジ
スタＱｔ 、 Ｑｓからなる。
、バッファ６１に格納されたデータをパスラインＩ１０
、 Ｉｌｏに乗せる動作をするスイッチングトランジ
スタＱｔ 、 Ｑｓからなる。
つぎに、第２図に示す回路の動作について図面を参照し
て詳細（二説明する。
て詳細（二説明する。
ダイナミック形のＲＡＭのセンス動作については周知で
あるので説明な１略する。
あるので説明な１略する。
したがって、センス動作児了後、つまりビット線５１．
６１の左題位が十分についた後の動作を説明する。、第
６図はピットＲ５１，６１からバッファ都６１へのデー
タ転送を説明するためのタイミングチャートである。セ
ンス動作後、ビット線５１の電位が電源電位Ｖｃｃ 、
ビット線６１の磁位がアース電位Ｏｖになったと仮定す
る。この時すでに制御信号Ｓ２は電源電位Ｖｃｃ Ｉニ
スイツチングトランジスタＱ３又はＱ４のしきい値電圧
７丁を加えた電位よりも高い電位に設定されており、し
たがって節点７，８はいずれも電源電位ＶＣＣに充電さ
れている。充電が完了すると制御信号Ｓ２はアース電位
Ｏｖまで落とされる。この後、制御信号Ｓ１がアース電
位Ｏｖから電源電位ＶＣＣまで上昇する。
６１の左題位が十分についた後の動作を説明する。、第
６図はピットＲ５１，６１からバッファ都６１へのデー
タ転送を説明するためのタイミングチャートである。セ
ンス動作後、ビット線５１の電位が電源電位Ｖｃｃ 、
ビット線６１の磁位がアース電位Ｏｖになったと仮定す
る。この時すでに制御信号Ｓ２は電源電位Ｖｃｃ Ｉニ
スイツチングトランジスタＱ３又はＱ４のしきい値電圧
７丁を加えた電位よりも高い電位に設定されており、し
たがって節点７，８はいずれも電源電位ＶＣＣに充電さ
れている。充電が完了すると制御信号Ｓ２はアース電位
Ｏｖまで落とされる。この後、制御信号Ｓ１がアース電
位Ｏｖから電源電位ＶＣＣまで上昇する。
これ（二よって、スイッチングトランジスタ（ｈ−Ｑ２
がオン状態となる。節点７は電源電位ＶＣＣに充電され
ており、ビット線５凰も同電位であるため電荷の移動は
ない。節点８も電源電位ＶＣＣに充電されているが、ビ
ット線６１はアース電位Ｏｖであるため、スイッチング
トランジスタＱ！がオンするとともに節点８の電荷はビ
ット線６ｉ側へ移動する。移動した重荷はメモリセルア
レイ１のセンスアンプのアース点へ流れ出る。したがっ
て、やがて印点８の′一位はアース電位Ｏｖとなる。節
点７．８の電位差が十分につくと、制御信号Ｓｌは電源
電位ＶＣＣからアース電位Ｏｖまで落とされる。
がオン状態となる。節点７は電源電位ＶＣＣに充電され
ており、ビット線５凰も同電位であるため電荷の移動は
ない。節点８も電源電位ＶＣＣに充電されているが、ビ
ット線６１はアース電位Ｏｖであるため、スイッチング
トランジスタＱ！がオンするとともに節点８の電荷はビ
ット線６ｉ側へ移動する。移動した重荷はメモリセルア
レイ１のセンスアンプのアース点へ流れ出る。したがっ
て、やがて印点８の′一位はアース電位Ｏｖとなる。節
点７．８の電位差が十分につくと、制御信号Ｓｌは電源
電位ＶＣＣからアース電位Ｏｖまで落とされる。
スイッチングトランジスタＱｌ 、 Ｑｚはオフし、メ
モリセルアレイ１とバッファ６１は切り離される。
モリセルアレイ１とバッファ６１は切り離される。
その後、データラッチ信号Ｓ１をアース電位Ｏｖに固定
すると、トランジスタＱｓ 、Ｑｓによって構成された
フリップフロップにより、ビット線５！。
すると、トランジスタＱｓ 、Ｑｓによって構成された
フリップフロップにより、ビット線５！。
６１からのデータがラジテされることになる。
ここでトランジスタＱｓ ＃ Ｑｓ ｉ二よって構成さ
れたフリップフロップの動作を詳しく述べる。
れたフリップフロップの動作を詳しく述べる。
前述したように、制御信号Ｓ：が（電源電位ＶＣＣ）＋
（スイッチングトランジスタＱａ （又はＱ４）のしき
い値電圧Ｖ、）よりも高い電位にある時、節点７゜８は
電源電位Ｖｅｅ ｔニなっている。したがって、トラン
ジスタＱｓ ＝ Ｑｓのゲー）Ｘ位は電源電位ｖｃｃで
ある。この時、データラッチ信号Ｓｓはフローティング
状態となっているため、データラ、ツチ信号Ｓ３の一位
はトランジスタＱｓ 、 Ｑｇを介して電源電位ＶＣＣ
からトランジスタＱｓ又はＱ６のしきい値電圧Ｖτを左
し引いた磁位に充電されている。
（スイッチングトランジスタＱａ （又はＱ４）のしき
い値電圧Ｖ、）よりも高い電位にある時、節点７゜８は
電源電位Ｖｅｅ ｔニなっている。したがって、トラン
ジスタＱｓ ＝ Ｑｓのゲー）Ｘ位は電源電位ｖｃｃで
ある。この時、データラッチ信号Ｓｓはフローティング
状態となっているため、データラ、ツチ信号Ｓ３の一位
はトランジスタＱｓ 、 Ｑｇを介して電源電位ＶＣＣ
からトランジスタＱｓ又はＱ６のしきい値電圧Ｖτを左
し引いた磁位に充電されている。
制御信号Ｓ２がアース電位０Ｖｔ＝落とされ、制御信号
Ｓ１の上昇によってスイッチングトランジスタＱ！、Ｑ
＊がオン状態（二なると節点７は電源電位Ｖｃｃであり
節点８の′一位は下降していくためトランジスタＱ６は
常時オン状態となりトランジスタＱ６を介してデータラ
ッチ信号ＳＳのフローティングの電位も節点８の電位変
化に追随して下降していく。したがって、トランジスタ
Ｑａのゲート電位とソース電位はほぼ同時Ｃ二下降する
ため、トランジスタＱｓは常時オフ状態となる。したが
って、節点７からの電荷の移動はなく、節点７の退位は
理想的（二は電源電位ＶＣＣ’を保つ。
Ｓ１の上昇によってスイッチングトランジスタＱ！、Ｑ
＊がオン状態（二なると節点７は電源電位Ｖｃｃであり
節点８の′一位は下降していくためトランジスタＱ６は
常時オン状態となりトランジスタＱ６を介してデータラ
ッチ信号ＳＳのフローティングの電位も節点８の電位変
化に追随して下降していく。したがって、トランジスタ
Ｑａのゲート電位とソース電位はほぼ同時Ｃ二下降する
ため、トランジスタＱｓは常時オフ状態となる。したが
って、節点７からの電荷の移動はなく、節点７の退位は
理想的（二は電源電位ＶＣＣ’を保つ。
しかしながら、ＭＯ８構造のトランジスタでは、ゲート
電極とソース、ドレインの拡散層のオーバーラツプ（二
より奇生容量が存在し、これを無視できない。この奇生
容量は節点７，８間に容量Ｃ１として存在する。例えば
、このオーバーラツプによる寄生容量ＣＩと節点７の容
量（主にトランジスタＱ＋ 、 Ｑｓ 、 Ｑｓ 、
Ｑｙの拡散容量）との容鼠比が１＝５であれば、印点８
が電源電位５ｖからア−スミ位Ｏｖまで振幅した場合、
ｒｉｉｊ点７の電位はこの振幅を受けて低源電位５ｖか
ら１ｖ低下して４ｖになってしまう。この時、制御信号
Ｓ１が４源電位ｖｃｃまで上昇しているので節点７の電
位が（スイッチングトランジスタＱ１． Ｑｘのケー）
４位−しきい値電圧Ｖｔ）の屯位；二なるまであるいは
ビット線５１の電位と同電位（二なるまでビット縁５１
の電荷を放電させてしまう。その結果、ピッ）線５１の
″低位が下がってしまい、最終的（＝メモリセルアレイ
１の電位を下げてしまう。このよう（二してビット線５
１．６１のデータをバッファ６１へ転送することによっ
てメモリセルアレイ１の電位が低下するという欠点があ
る。
電極とソース、ドレインの拡散層のオーバーラツプ（二
より奇生容量が存在し、これを無視できない。この奇生
容量は節点７，８間に容量Ｃ１として存在する。例えば
、このオーバーラツプによる寄生容量ＣＩと節点７の容
量（主にトランジスタＱ＋ 、 Ｑｓ 、 Ｑｓ 、
Ｑｙの拡散容量）との容鼠比が１＝５であれば、印点８
が電源電位５ｖからア−スミ位Ｏｖまで振幅した場合、
ｒｉｉｊ点７の電位はこの振幅を受けて低源電位５ｖか
ら１ｖ低下して４ｖになってしまう。この時、制御信号
Ｓ１が４源電位ｖｃｃまで上昇しているので節点７の電
位が（スイッチングトランジスタＱ１． Ｑｘのケー）
４位−しきい値電圧Ｖｔ）の屯位；二なるまであるいは
ビット線５１の電位と同電位（二なるまでビット縁５１
の電荷を放電させてしまう。その結果、ピッ）線５１の
″低位が下がってしまい、最終的（＝メモリセルアレイ
１の電位を下げてしまう。このよう（二してビット線５
１．６１のデータをバッファ６１へ転送することによっ
てメモリセルアレイ１の電位が低下するという欠点があ
る。
これまでビット線側からハツソア側へのデータ転送を説
明してきたが、バッファ側からビット線側へのデータ転
送の場合について、簡単（＝説明する。この場合には、
まずパスラインＩ１０からトランジスタＱγ＋Ｑａを介
して前記フリップフロップ（＝データが転送される。こ
こで、節点７にハイレベル、節点８にローレベルのデー
タが書き込まれた場合（二ついて説明する。ビット線５
ｓ 、 ６＋はあらかじめ゛緘源電位ＶＣＣに充電され
ている。制御信号Ｓ１がアース低位Ｏｖから電源゛屯位
ｖｃｃに上昇すると、トランジスタＱ６は節点７がハイ
レベル（二あるためオン状態となり、ビット線６１の電
荷はトランジスタＱ＊ 、Ｑｓを介して制御信号Ｓ３の
発生回路の接地点へ流れ込み、やがてビット線６１の電
位はアース電位Ｏｖとなる。ビット線５１の電荷は、節
点７がハイレベルでありトランジスタＱｓはオフした状
態にあるため、理想的（＝は柩諒電位ＶＣＯを保つ。
明してきたが、バッファ側からビット線側へのデータ転
送の場合について、簡単（＝説明する。この場合には、
まずパスラインＩ１０からトランジスタＱγ＋Ｑａを介
して前記フリップフロップ（＝データが転送される。こ
こで、節点７にハイレベル、節点８にローレベルのデー
タが書き込まれた場合（二ついて説明する。ビット線５
ｓ 、 ６＋はあらかじめ゛緘源電位ＶＣＣに充電され
ている。制御信号Ｓ１がアース低位Ｏｖから電源゛屯位
ｖｃｃに上昇すると、トランジスタＱ６は節点７がハイ
レベル（二あるためオン状態となり、ビット線６１の電
荷はトランジスタＱ＊ 、Ｑｓを介して制御信号Ｓ３の
発生回路の接地点へ流れ込み、やがてビット線６１の電
位はアース電位Ｏｖとなる。ビット線５１の電荷は、節
点７がハイレベルでありトランジスタＱｓはオフした状
態にあるため、理想的（＝は柩諒電位ＶＣＯを保つ。
しかしながら、この場合も節点７，８間に存在する寄生
容量ａｔの影＄により、制御信号Ｓ１の電位を電源電位
ＶＣＣまで上昇させたときには、ビット線５１の電位が
低ドしてメモリセルアレイ１の電位が低下するという欠
点がある。また、もともと節点７：二誉き込まれたハイ
レベルが（電源電位ＶＣＣ−スイッチングトランジスタ
Ｑ１のしきい値へ圧Ｖｔ）以下になっているとき（＝は
、ビット線５から電荷を放電させてしまい、最終的にメ
モリセル内に書き込まれるハイレベルが低下してしまう
という欠点がある。
容量ａｔの影＄により、制御信号Ｓ１の電位を電源電位
ＶＣＣまで上昇させたときには、ビット線５１の電位が
低ドしてメモリセルアレイ１の電位が低下するという欠
点がある。また、もともと節点７：二誉き込まれたハイ
レベルが（電源電位ＶＣＣ−スイッチングトランジスタ
Ｑ１のしきい値へ圧Ｖｔ）以下になっているとき（＝は
、ビット線５から電荷を放電させてしまい、最終的にメ
モリセル内に書き込まれるハイレベルが低下してしまう
という欠点がある。
従来のダイナミックＭＯＳメモリ回路は、メモリセルア
レイからバッファへあるいはバッファからメモリセルア
レイヘデータを転送するとき（二、バッファのＭＯ８構
造のトランジスタ回路に存在する寄生容量の影響（二よ
り、メモリセルの電位が低下する欠点があった。
レイからバッファへあるいはバッファからメモリセルア
レイヘデータを転送するとき（二、バッファのＭＯ８構
造のトランジスタ回路に存在する寄生容量の影響（二よ
り、メモリセルの電位が低下する欠点があった。
本発明の目的は、メモリセル′電位が低下することなし
１：、メモリセルアレイからバッファへあるいはバッフ
ァからメモリセルアレイヘデータを転送することができ
るダイナミックＭＯＳメモリ回路を提供することである
。
１：、メモリセルアレイからバッファへあるいはバッフ
ァからメモリセルアレイヘデータを転送することができ
るダイナミックＭＯＳメモリ回路を提供することである
。
本発明は、メモリセルアレイとバッファ部とスイッチン
グ洲（と（二より構成されるダイナミックＭＯＳメモリ
回路において、゛電源電位よりも低い電位の制御信号を
スイッチング部のトランジスタのゲートに印加し、スイ
ッチング部を駆動する。
グ洲（と（二より構成されるダイナミックＭＯＳメモリ
回路において、゛電源電位よりも低い電位の制御信号を
スイッチング部のトランジスタのゲートに印加し、スイ
ッチング部を駆動する。
８本発明の実施例について図面を参照しながら説明する
。
。
本実施例は、第１図、第２図のダイナミックＭＯＳメモ
リ回路において、前述したようなデータ転送の際のメモ
リセルの電位の低下を起こさないために、制御信号８１
を電源磁位ＶＣＣよりも低い電位までしか上げないでス
イッチングトランジスタＱｓ 、 Ｑｚを駆動するよう
にしたものである。例えば、制御信号８１を（電源電位
ｖｃｃ−制御信号Ｓｌの発生回路出力トランジスタのし
きい値電圧７丁）の電位までしか上昇させなかった場合
、節点７の電位が（制御信号８１の電位−トランジスタ
Ｑ！のしきい値電圧７丁）以下になるまではビットｆ＝
％Ｉ５＋。
リ回路において、前述したようなデータ転送の際のメモ
リセルの電位の低下を起こさないために、制御信号８１
を電源磁位ＶＣＣよりも低い電位までしか上げないでス
イッチングトランジスタＱｓ 、 Ｑｚを駆動するよう
にしたものである。例えば、制御信号８１を（電源電位
ｖｃｃ−制御信号Ｓｌの発生回路出力トランジスタのし
きい値電圧７丁）の電位までしか上昇させなかった場合
、節点７の電位が（制御信号８１の電位−トランジスタ
Ｑ！のしきい値電圧７丁）以下になるまではビットｆ＝
％Ｉ５＋。
６１からの電荷の放電は起こらない。したがって、制御
信号Ｓ＋を電源電位ｖｃｃまで上昇させたときのような
メモリセルの電位の低下はない。
信号Ｓ＋を電源電位ｖｃｃまで上昇させたときのような
メモリセルの電位の低下はない。
メモリセルからバッファ６１へのデータの転送ならび（
二パンファ６１からメモリセルへのデータ転送のいずれ
についても、メモリセルの低位の低下はない。
二パンファ６１からメモリセルへのデータ転送のいずれ
についても、メモリセルの低位の低下はない。
不発明によるダイナミックＭＯＳメモリ回路は、竜諒亀
位よりも低い申゛２位の制御信号がスイッチング部のト
ランジスタのゲートに印加され、スイッチング部が趣動
されることにより、メモリセル内の′磁位の低下なしに
メモリセルアレイとバッファ部との間でデータの転送が
できる。
位よりも低い申゛２位の制御信号がスイッチング部のト
ランジスタのゲートに印加され、スイッチング部が趣動
されることにより、メモリセル内の′磁位の低下なしに
メモリセルアレイとバッファ部との間でデータの転送が
できる。
第１図はシリアルアクセス形のダイナミックＭＯＳメモ
リ回路の構成図、＄２図は、第１図の一組のスイッチン
グ回路２１．バッファ６＋、デコーダ回路４１を示す図
、第３図は、ピット線からバッファ部へのデータ転送を
説明するためのタイミングチャートである。 １・・・メモリセルアレイ、 ２・・・スイッチング
部、６・・・バッファ部、 ５，６・・・ピッ
ト線、Ｑｔ 、 Ｑｘ・・・スイッチングトランジスタ
、Ｓｓ・・・制御信号。
リ回路の構成図、＄２図は、第１図の一組のスイッチン
グ回路２１．バッファ６＋、デコーダ回路４１を示す図
、第３図は、ピット線からバッファ部へのデータ転送を
説明するためのタイミングチャートである。 １・・・メモリセルアレイ、 ２・・・スイッチング
部、６・・・バッファ部、 ５，６・・・ピッ
ト線、Ｑｔ 、 Ｑｘ・・・スイッチングトランジスタ
、Ｓｓ・・・制御信号。
Claims (1)
- 【特許請求の範囲】 複数のビット線を有するメモリセルアレイと、該メモ
リセルアレイの各ビット線のデータを一時的に格納する
ためのバッファ部と、前記メモリセルアレイから前記バ
ッファ部へのデータの転送あるいは前記バッファ部から
前記メモリセルアレイヘのデータの転送の際に前記メモ
リセルアレイと前記バッファ部とを接続するためのスイ
ッチング部により構成されるダイナミックＭＯＳメモリ
回路において、 電源電位よりも低い電位の制御信号が前記スイッチング
部のトランジスタのゲートに印加されて、前記スイッチ
ング部が駆動されることを特徴とするダイナミックＭＯ
Ｓメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212105A JPS6190396A (ja) | 1984-10-09 | 1984-10-09 | ダイナミツクｍｏｓメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212105A JPS6190396A (ja) | 1984-10-09 | 1984-10-09 | ダイナミツクｍｏｓメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6190396A true JPS6190396A (ja) | 1986-05-08 |
| JPH047037B2 JPH047037B2 (ja) | 1992-02-07 |
Family
ID=16616960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59212105A Granted JPS6190396A (ja) | 1984-10-09 | 1984-10-09 | ダイナミツクｍｏｓメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6190396A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142592A (ja) * | 1984-12-13 | 1986-06-30 | Toshiba Corp | 半導体記憶装置 |
| US6404691B1 (en) | 1987-11-06 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for simple cache system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423338A (en) * | 1977-07-22 | 1979-02-21 | Toshiba Corp | Mos dynamic memory device |
| JPS5545188A (en) * | 1978-09-27 | 1980-03-29 | Nec Corp | Dynamic random access memory unit |
-
1984
- 1984-10-09 JP JP59212105A patent/JPS6190396A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423338A (en) * | 1977-07-22 | 1979-02-21 | Toshiba Corp | Mos dynamic memory device |
| JPS5545188A (en) * | 1978-09-27 | 1980-03-29 | Nec Corp | Dynamic random access memory unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142592A (ja) * | 1984-12-13 | 1986-06-30 | Toshiba Corp | 半導体記憶装置 |
| US6404691B1 (en) | 1987-11-06 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for simple cache system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH047037B2 (ja) | 1992-02-07 |
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