JPS6192037A - 積分型アナログ・デイジタル変換器 - Google Patents
積分型アナログ・デイジタル変換器Info
- Publication number
- JPS6192037A JPS6192037A JP21311484A JP21311484A JPS6192037A JP S6192037 A JPS6192037 A JP S6192037A JP 21311484 A JP21311484 A JP 21311484A JP 21311484 A JP21311484 A JP 21311484A JP S6192037 A JPS6192037 A JP S6192037A
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- converter
- signal
- output
- pulse width
- voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、２重積分型のアナログ・デイジタル変換器に
関する。
関する。
（従来の技術）
第２図は従来の２重積分型のアナログ・ディジタル変換
器（以下アナログ・ディジタル変換をＡ／Ｄ変換と略す
）の−例を示す。第２図において、積分器２２では、あ
る一定時間スイッチ２１を介して与えられる基準電圧ｖ
ｒｅｒを積分し、その後コントローラ２４による駆動に
よりスイッチ２１を切換え、入力電圧Ｖｌｎを積分器に
加える。
器（以下アナログ・ディジタル変換をＡ／Ｄ変換と略す
）の−例を示す。第２図において、積分器２２では、あ
る一定時間スイッチ２１を介して与えられる基準電圧ｖ
ｒｅｒを積分し、その後コントローラ２４による駆動に
よりスイッチ２１を切換え、入力電圧Ｖｌｎを積分器に
加える。
この場合入力電圧は基準電圧とは極性が逆の関係にあり
、このため積分器の出力は時間と共に零に近づく。コン
パレータ２３は積分器の出力を零電圧と比較し、一致し
た時出力信号が反転するようになっている。カウンタ２
５では、前記入力電圧Ｖｉ ｎの積分開始時点から積分
値が零になる時点までの時間ｔｘを、基準りＯツクＣＬ
Ｋを計数することにより、測定する。１ｑられる時間幅
ｔｘのパルス幅信号は入力電圧Ｖｉｎに対応した時間で
あり、その時間分解能が変換分解能となる。
、このため積分器の出力は時間と共に零に近づく。コン
パレータ２３は積分器の出力を零電圧と比較し、一致し
た時出力信号が反転するようになっている。カウンタ２
５では、前記入力電圧Ｖｉ ｎの積分開始時点から積分
値が零になる時点までの時間ｔｘを、基準りＯツクＣＬ
Ｋを計数することにより、測定する。１ｑられる時間幅
ｔｘのパルス幅信号は入力電圧Ｖｉｎに対応した時間で
あり、その時間分解能が変換分解能となる。
（発明が解決しようとする問題点）
しかしながら、この様な従来の２重積分型Ａ／Ｄ変換器
では、変換時間が入力電圧Ｖｉｎに依存し、一定ではな
いという問題がある。
では、変換時間が入力電圧Ｖｉｎに依存し、一定ではな
いという問題がある。
一方、変換分解能を向上させるためにマルチスロープ型
のＡ／Ｄ変換器がある。このマルチスロープ型のＡ／Ｄ
変換器は基準電流を変化させることにより見掛は工時間
分解能を上げることができるが、この場合も変換時間は
入力電圧Ｖｉｎに依存し、一定にならないという問題が
ある。 本発明の目的は、この様な問題点を解決するも
ので、変換時間が入力電圧に左右されることなく一定で
あり、しかも変換分解能が時間分解能を上回るような積
分型Ａ／Ｄ変換器を提供することにある。
のＡ／Ｄ変換器がある。このマルチスロープ型のＡ／Ｄ
変換器は基準電流を変化させることにより見掛は工時間
分解能を上げることができるが、この場合も変換時間は
入力電圧Ｖｉｎに依存し、一定にならないという問題が
ある。 本発明の目的は、この様な問題点を解決するも
ので、変換時間が入力電圧に左右されることなく一定で
あり、しかも変換分解能が時間分解能を上回るような積
分型Ａ／Ｄ変換器を提供することにある。
（問題点を解決するための手段）
この様な目的を達成するための本発明は、入力信号をお
おまかにＡ／Ｄ変換する第１のＡ／Ｄ変換器と、この第
１のＡ／Ｄ変換器の出力を前記入力信号とは逆相の関係
を有するパルス幅信号に変換するディジタル・パルス幅
変換器と、前記入力信号と前記パルス幅信号を加算する
加算器と、この加算器の出力信号を断続するスイッチと
、このスイッチを介して与えられる加算器の出力信号を
積分する積分器と、この積分器の出力をＡ／Ｄ変換する
第２のＡ／Ｄ変換器を具備し、第１および第２のＡ／Ｄ
変換器の出力より入力信号に対応したディジタル値を求
めることができるように構成したことを特徴とするもの
である。
おまかにＡ／Ｄ変換する第１のＡ／Ｄ変換器と、この第
１のＡ／Ｄ変換器の出力を前記入力信号とは逆相の関係
を有するパルス幅信号に変換するディジタル・パルス幅
変換器と、前記入力信号と前記パルス幅信号を加算する
加算器と、この加算器の出力信号を断続するスイッチと
、このスイッチを介して与えられる加算器の出力信号を
積分する積分器と、この積分器の出力をＡ／Ｄ変換する
第２のＡ／Ｄ変換器を具備し、第１および第２のＡ／Ｄ
変換器の出力より入力信号に対応したディジタル値を求
めることができるように構成したことを特徴とするもの
である。
（実施例）
以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係るＡ／Ｄ変換器の一実施例を示す要部構成図で
ある。図において、第２図と同等部分には同一符号を付
す。２は入力端子１に与えられる入力電圧Ｖｘをアナロ
グ・ディジタル変換（以下Ａ１０変換という）する第１
のＡ１０変換器で、ここでは非積分型で高速のＡ／Ｄ変
換器を用いる。３は第１のＡ ／ Ｄ変換器２で得られ
た値の逆相の値となるパルス幅信号を得るディジタル・
パルス幅変換器（以下ＤＰＷＭと略称する）、４はＤＰ
ＷＭ３と入力電圧Ｖｘを加算する加算器で、その出力は
スイッチ２１を介して積分器２２に導かれている。５は
積分器２２からの出力を受けてこれをＡ／Ｄ変換する第
２のＡ／Ｄ変換器で、第１のＡ／Ｄ変換器と同様に非積
分型で高速のＡ／Ｄ変換器を用いる。６は各部を制御す
るコントローラである。
発明に係るＡ／Ｄ変換器の一実施例を示す要部構成図で
ある。図において、第２図と同等部分には同一符号を付
す。２は入力端子１に与えられる入力電圧Ｖｘをアナロ
グ・ディジタル変換（以下Ａ１０変換という）する第１
のＡ１０変換器で、ここでは非積分型で高速のＡ／Ｄ変
換器を用いる。３は第１のＡ ／ Ｄ変換器２で得られ
た値の逆相の値となるパルス幅信号を得るディジタル・
パルス幅変換器（以下ＤＰＷＭと略称する）、４はＤＰ
ＷＭ３と入力電圧Ｖｘを加算する加算器で、その出力は
スイッチ２１を介して積分器２２に導かれている。５は
積分器２２からの出力を受けてこれをＡ／Ｄ変換する第
２のＡ／Ｄ変換器で、第１のＡ／Ｄ変換器と同様に非積
分型で高速のＡ／Ｄ変換器を用いる。６は各部を制御す
るコントローラである。
この様な構成における動作を第３図を参照して次に説明
する。第１のＡ／Ｄ変換＠２により第３図の（イ）に示
すように入力される入力電圧Ｖｘの概略値をＡ／Ｄ変換
する。ＤＰＷＭ３は、Ｖｘとは逆相の関係で（０，Ｖｒ
ｅｒの２値信号となる。−ＶｒｅｒはＤＰＷＭ３内部に
設けられている基準電圧である。）、その概略値（第３
図〈口））に相当する時間幅の高精度のパルス幅信号（
同図（ハ））を得る。
する。第１のＡ／Ｄ変換＠２により第３図の（イ）に示
すように入力される入力電圧Ｖｘの概略値をＡ／Ｄ変換
する。ＤＰＷＭ３は、Ｖｘとは逆相の関係で（０，Ｖｒ
ｅｒの２値信号となる。−ＶｒｅｒはＤＰＷＭ３内部に
設けられている基準電圧である。）、その概略値（第３
図〈口））に相当する時間幅の高精度のパルス幅信号（
同図（ハ））を得る。
加算器４では、Ｖｘとパルス幅信号を加算し、第４図の
（ニ）のような電圧を出力する。スイッチ２１は同図（
ホ）のように所定の期間だけＯＮになる。これにより、
積分器２２には同図（へ）のような電圧が与えられる。
（ニ）のような電圧を出力する。スイッチ２１は同図（
ホ）のように所定の期間だけＯＮになる。これにより、
積分器２２には同図（へ）のような電圧が与えられる。
積分器２２の出力は同図（ト）のようになる。
所定の期間後にスイッチ２１はＯＦＦになる（同図（ホ
））。積分器２２はその入力がなくなるが、それまでの
積分値を保っている。この段階で積分器の出力電圧を第
２のＡ／Ｄ変換器５でＡ／Ｄ変換する（同図（チ）〉。
））。積分器２２はその入力がなくなるが、それまでの
積分値を保っている。この段階で積分器の出力電圧を第
２のＡ／Ｄ変換器５でＡ／Ｄ変換する（同図（チ）〉。
このようなＡ／Ｄ変換のシーケンスにおいては、次の関
係が成立し、一定のＡ／Ｄ変換時間で、かつ時間分解能
以上の変換分解能を得ることができる。
係が成立し、一定のＡ／Ｄ変換時間で、かつ時間分解能
以上の変換分解能を得ることができる。
Ｖｘ＝ＤＡＴＡＩ ・α＋ＤＡＴＡ２−βここに、ＤＡ
ＴＡｌは第１のＡ／Ｄ変換器２の出力データ ＤＡＴＡ２は第２のＡＩＤ変＃Ｉｉ５の出力データ α、βは回路により定まる定数 なお、本発明は第１図の実施例に限らず、次のようにす
ることもできる。
ＴＡｌは第１のＡ／Ｄ変換器２の出力データ ＤＡＴＡ２は第２のＡＩＤ変＃Ｉｉ５の出力データ α、βは回路により定まる定数 なお、本発明は第１図の実施例に限らず、次のようにす
ることもできる。
（１）ＤＰＷＭを逆相出力とせず、正相の出力とし、加
算器の代りに減算器を使用する構成としてもよい。
算器の代りに減算器を使用する構成としてもよい。
（２）第４図に示すようにスイッチ４１で入力を選択す
ることにより第１のＡ／Ｄ変換器に第２のＡ／Ｄ変換器
の役割をも兼用させ、Ａ／Ｄ変換器を１個にしてもよい
。
ることにより第１のＡ／Ｄ変換器に第２のＡ／Ｄ変換器
の役割をも兼用させ、Ａ／Ｄ変換器を１個にしてもよい
。
（３）第１のＡ／Ｄ変換器とＤＰＷＭの代りに、公知の
クロック同期型のパルス幅変調Ａ／Ｄ変換器を使用し、
加算器へは、このパルス幅変ｍＡ／Ｄ変換器の出力に応
じて正負の基準電圧を選択して入力する構成とする。
クロック同期型のパルス幅変調Ａ／Ｄ変換器を使用し、
加算器へは、このパルス幅変ｍＡ／Ｄ変換器の出力に応
じて正負の基準電圧を選択して入力する構成とする。
（４）スイッチ２１、積分器２２、第２のＡ／Ｄ変換器
５を一纒めにして、２ｍ積分型のＡ／Ｄ変換器で置換え
てもよい。
５を一纒めにして、２ｍ積分型のＡ／Ｄ変換器で置換え
てもよい。
（５）実施例では正極性の入力をＡ／Ｄ変換する場合に
ついて述べであるが、負極性の入力のＡ／Ｄ変換も可能
である。
ついて述べであるが、負極性の入力のＡ／Ｄ変換も可能
である。
第５図は本発明の他の実施例である。第１図のＡ／Ｄ変
換器では、各測定シーケンスは積分測定時間の他に固定
時間を必要とし、また単発の処理であり連続データを得
たり連続積算したりできないが、第５図の場合には、連
続計測を可能とじたものである。
換器では、各測定シーケンスは積分測定時間の他に固定
時間を必要とし、また単発の処理であり連続データを得
たり連続積算したりできないが、第５図の場合には、連
続計測を可能とじたものである。
第５図において、第１図と同等部分には同一符号を付す
。第５図で、５０は２人力信号を加えて一定区間ごとに
その平均値を求めてこれを出力する区間平均回路である
。この様な区間平均回路は公知であるが、更に詳しく述
べれば、次のとおりである。５１は積分器で、コンデン
サＣ１を介して負帰還が施された演算増幅器Ａ１から構
成されており、これには入力抵抗Ｒ＋ 、Ｒ２を介して
入力電圧ＶｘとＤＰＷＭ３の出力が与えられるようにな
っている。５２はサンプリングホールド回路で、例えば
入力を断続するスイッチＳ１とチャージコンデンサＣ２
と演算増幅器Ａ２より構成されたもので、コントローラ
６からサンプリングパルスが到来するごとに積分器５１
の出力をサンプリングホールドし出力信号電圧Ｅｏを生
じるものである。出力信号電圧Ｅｏはまた抵抗Ｒ３を介
して積分器５１の入力端子へ負帰還させるようになって
いる。この様な区間平均回路では、積分器は各サンプリ
ング時点間の区間毎に前の区間の積分値と現在の区間の
入力信号の瞬時値との差を積分する。従って、サンプリ
ングホールド回路からは入力信号電圧を各区間ごとに平
均したステップ状の出力信号電圧が得られる。
。第５図で、５０は２人力信号を加えて一定区間ごとに
その平均値を求めてこれを出力する区間平均回路である
。この様な区間平均回路は公知であるが、更に詳しく述
べれば、次のとおりである。５１は積分器で、コンデン
サＣ１を介して負帰還が施された演算増幅器Ａ１から構
成されており、これには入力抵抗Ｒ＋ 、Ｒ２を介して
入力電圧ＶｘとＤＰＷＭ３の出力が与えられるようにな
っている。５２はサンプリングホールド回路で、例えば
入力を断続するスイッチＳ１とチャージコンデンサＣ２
と演算増幅器Ａ２より構成されたもので、コントローラ
６からサンプリングパルスが到来するごとに積分器５１
の出力をサンプリングホールドし出力信号電圧Ｅｏを生
じるものである。出力信号電圧Ｅｏはまた抵抗Ｒ３を介
して積分器５１の入力端子へ負帰還させるようになって
いる。この様な区間平均回路では、積分器は各サンプリ
ング時点間の区間毎に前の区間の積分値と現在の区間の
入力信号の瞬時値との差を積分する。従って、サンプリ
ングホールド回路からは入力信号電圧を各区間ごとに平
均したステップ状の出力信号電圧が得られる。
この様な構成における動作を第６図を参照して次に説明
する。入力電圧Ｖｘを第１のＡ／Ｄ変換器２でＡ／Ｄ変
換し、更にこれをＤＰＷＭ３でディジタル・パルス幅変
換する（第６図の（イ）。
する。入力電圧Ｖｘを第１のＡ／Ｄ変換器２でＡ／Ｄ変
換し、更にこれをＤＰＷＭ３でディジタル・パルス幅変
換する（第６図の（イ）。
（ロ））。区間平均回路５０は入力電圧ＶｘとＤＰＷＭ
３の出力とを加算した値をある一定区間ごとに平均する
。
３の出力とを加算した値をある一定区間ごとに平均する
。
第１のＡ／Ｄ変換器２のサンプリング間隔を第６０の（
イ）のようにて１とすると、区間平均回路のサンプリン
グ間隔τ２はτ１の整数倍にとる必要がある。
イ）のようにて１とすると、区間平均回路のサンプリン
グ間隔τ２はτ１の整数倍にとる必要がある。
また、第２のＡ／Ｄ変換器５は、第６図の（ホ）に示す
ように、注目される測定時間（積分時間）の直後の区間
平均サンプリングの後に、τ２の間隔でＡ／Ｄ変換を行
う。
ように、注目される測定時間（積分時間）の直後の区間
平均サンプリングの後に、τ２の間隔でＡ／Ｄ変換を行
う。
この様な動作において１ｇられる第１および第２のＡ／
Ｄ変換器の出力ＤＡＴＡ１およびＤＡＴＡ２に基づいて
、入力信号電圧Ｖｘに対応したディジタル１Ｇを、各サ
ンプリングごとに連続的に求めることができる。
Ｄ変換器の出力ＤＡＴＡ１およびＤＡＴＡ２に基づいて
、入力信号電圧Ｖｘに対応したディジタル１Ｇを、各サ
ンプリングごとに連続的に求めることができる。
（発明の効果）
以上説明したように、本発明によれば、前段部分で入力
電圧Ｖｘの概略値を高精度なパルス幅信号に変換し、こ
れと入力電圧Ｖｘとの差をとり、その差電圧を所定の時
間だけ積分することによりその積分時間内での高精度パ
ルス幅によるＶｘとの差分を求め、一方時間分解能の不
足分を後段のＡ／Ｄ変換器の部分で補うようにしたので
、変換時間が一定で、かつ時間分解能以上の分解能が得
られる積分型Ａ／Ｄ変換器を実現することができる。
電圧Ｖｘの概略値を高精度なパルス幅信号に変換し、こ
れと入力電圧Ｖｘとの差をとり、その差電圧を所定の時
間だけ積分することによりその積分時間内での高精度パ
ルス幅によるＶｘとの差分を求め、一方時間分解能の不
足分を後段のＡ／Ｄ変換器の部分で補うようにしたので
、変換時間が一定で、かつ時間分解能以上の分解能が得
られる積分型Ａ／Ｄ変換器を実現することができる。
第１図は本発明に係るＡ／Ｄ変換器の一実施例を示す要
部構成図、第２図は従来の積分型Ａ／Ｄ変換器の一例を
示す構成図、第３図および第６図は本発明の詳細な説明
するためのタイムチャート、第４図および第５図は本発
明の他の実施例構成図である。 １・・・入力端子、２・・・第１のＡ／Ｄ変換器、３・
・・ＤＰＷＭ、４・・・スイッチ、５・・・第２のＡ／
Ｄ変換器、６・・・コントローラ、２１・・・スイッチ
、２２．５１・・・積分器、５０・・・区間平均回路、
５２・・・サンプリングホールド回路。 篤１図 ２゛第１のＡ／Ｄ支換Ｗ ６：コントローラ３：
ＤＰＷＭ ２１：スイ・ノチ４°加算
！８ ２２積分器 ２１：スイリ千 ２４コントロ一ラ２２釉分器
２５カウンタ ２３：比較器 尾３図
部構成図、第２図は従来の積分型Ａ／Ｄ変換器の一例を
示す構成図、第３図および第６図は本発明の詳細な説明
するためのタイムチャート、第４図および第５図は本発
明の他の実施例構成図である。 １・・・入力端子、２・・・第１のＡ／Ｄ変換器、３・
・・ＤＰＷＭ、４・・・スイッチ、５・・・第２のＡ／
Ｄ変換器、６・・・コントローラ、２１・・・スイッチ
、２２．５１・・・積分器、５０・・・区間平均回路、
５２・・・サンプリングホールド回路。 篤１図 ２゛第１のＡ／Ｄ支換Ｗ ６：コントローラ３：
ＤＰＷＭ ２１：スイ・ノチ４°加算
！８ ２２積分器 ２１：スイリ千 ２４コントロ一ラ２２釉分器
２５カウンタ ２３：比較器 尾３図
Claims (2)
- （１）入力信号をおおまかにＡ／Ｄ変換する第１のＡ／
Ｄ変換器と、この第１のＡ／Ｄ変換器の出力を前記入力
信号とは逆相の関係を有するパルス幅信号に変換するデ
ィジタル・パルス幅変換器と、前記入力信号と前記パル
ス幅信号を加算する加算器と、この加算器の出力信号を
断続するスイッチと、このスイッチを介して与えられる
加算器の出力信号を積分する積分器と、この積分器の出
力をＡ／Ｄ変換する第２のＡ／Ｄ変換器を具備し、下記
の関係より入力信号Ｖｘに対応したディジタル値が求め
られるように構成したことを特徴とする積分型アナログ
・ディジタル変換器。 記 Ｖｘ＝ＤＡＴＡ１・α＋ＤＡＴＡ２・β ここに、ＤＡＴＡ１は第１のＡ／Ｄ変換器の出力データ ＤＡＴＡ２は第２のＡ／Ｄ変換器の 出力データ α、βは回路により定まる定数 - （２）入力信号をおおまかにＡ／Ｄ変換する第１のＡ／
Ｄ変換器と、この第１のＡ／Ｄ変換器の出力を前記入力
信号とは逆相の関係を有するパルス幅信号に変換するデ
ィジタル・パルス幅変換器と、前記入力信号とディジタ
ル・パルス幅変換器との出力を入力とし、第１のＡ／Ｄ
変換器のサンプリング間隔τ＿１の整数倍のサンプリン
グ間隔で各サンプリング区間ごとに入力の平均値を求め
る区間平均回路と、この区間平均回路の出力をＡ／Ｄ変
換する第２のＡ／Ｄ変換器を具備し、前記第１および第
２のＡ／Ｄ変換器の出力をもとに入力信号に対応したデ
ィジタル値を求め得るようにしたことを特徴とする積分
型アナログ・ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21311484A JPS6192037A (ja) | 1984-10-11 | 1984-10-11 | 積分型アナログ・デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21311484A JPS6192037A (ja) | 1984-10-11 | 1984-10-11 | 積分型アナログ・デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6192037A true JPS6192037A (ja) | 1986-05-10 |
| JPS6412125B2 JPS6412125B2 (ja) | 1989-02-28 |
Family
ID=16633810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21311484A Granted JPS6192037A (ja) | 1984-10-11 | 1984-10-11 | 積分型アナログ・デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6192037A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170131394A (ko) * | 2015-03-30 | 2017-11-29 | 가부시키가이샤 코세 | 고형 분말 화장료 |
-
1984
- 1984-10-11 JP JP21311484A patent/JPS6192037A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170131394A (ko) * | 2015-03-30 | 2017-11-29 | 가부시키가이샤 코세 | 고형 분말 화장료 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6412125B2 (ja) | 1989-02-28 |
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