JPS6412420B2 - - Google Patents
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- JPS6412420B2 JPS6412420B2 JP56104553A JP10455381A JPS6412420B2 JP S6412420 B2 JPS6412420 B2 JP S6412420B2 JP 56104553 A JP56104553 A JP 56104553A JP 10455381 A JP10455381 A JP 10455381A JP S6412420 B2 JPS6412420 B2 JP S6412420B2
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- Japan
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- circuit
- digital
- averaging
- signal
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- 238000012935 Averaging Methods 0.000 claims description 39
- 239000003990 capacitor Substances 0.000 claims description 26
- 238000005070 sampling Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000006073 displacement reaction Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、デジタル−アナログ変換器に関する
ものである。この変換器は、 複数のほぼ等しい電流を発生する電流源回路
と、 置換回路とを具え、この置換回路は前記電流
を、この置換回路の出力端子に複数の電流が得ら
れるような周期的置換によつて置換回路の出力端
子に前記電流を切換え、この電流の直流成分は正
確な相互比例関係にあり、この電流の交流誤差成
分は前記電流源回路によつて発生される電流の不
等性によつて決定され、 さらに、デジタル入力信号を受信する入力端子
と、 このデジタル入力信号によつて定められたアナ
ログ出力信号が得られる出力端子と、 前記置換回路の出力端子に得られる電流から前
記アナログ出力信号を前記デジタル入力信号の関
数として取出す組合せ回路とを具えている。
ものである。この変換器は、 複数のほぼ等しい電流を発生する電流源回路
と、 置換回路とを具え、この置換回路は前記電流
を、この置換回路の出力端子に複数の電流が得ら
れるような周期的置換によつて置換回路の出力端
子に前記電流を切換え、この電流の直流成分は正
確な相互比例関係にあり、この電流の交流誤差成
分は前記電流源回路によつて発生される電流の不
等性によつて決定され、 さらに、デジタル入力信号を受信する入力端子
と、 このデジタル入力信号によつて定められたアナ
ログ出力信号が得られる出力端子と、 前記置換回路の出力端子に得られる電流から前
記アナログ出力信号を前記デジタル入力信号の関
数として取出す組合せ回路とを具えている。
このようなデジタル−アナログ変換器は、米国
特許第3982172号明細書（特公昭54−24098「精密
電流源装置」）および米国特許第4125803号明細書
（特開昭52−132765号「電流分配装置」）により既
知の動的置換原理を用いている。この原理によれ
ば、正確な相互比例を有する電流が、循環置換に
従つてほぼ等しい電流を出力に切換えることによ
つて発生し、このため各初期電流の平均値に対す
る相対誤差は、各出力電流において１サイクルあ
たり同じように発生する。その結果、各出力電流
は、初期電流の平均値に、したがつて他の出力電
流の各直流成分に非常に正確に比例する直流成分
を示す。初期電流間の相互偏位は、前記出力電流
に交流成分として表われる。この交流成分は、最
高の信号周波数に対する置換周波数により、およ
び初期電流の相互比例により、不所望なものとな
る。
特許第3982172号明細書（特公昭54−24098「精密
電流源装置」）および米国特許第4125803号明細書
（特開昭52−132765号「電流分配装置」）により既
知の動的置換原理を用いている。この原理によれ
ば、正確な相互比例を有する電流が、循環置換に
従つてほぼ等しい電流を出力に切換えることによ
つて発生し、このため各初期電流の平均値に対す
る相対誤差は、各出力電流において１サイクルあ
たり同じように発生する。その結果、各出力電流
は、初期電流の平均値に、したがつて他の出力電
流の各直流成分に非常に正確に比例する直流成分
を示す。初期電流間の相互偏位は、前記出力電流
に交流成分として表われる。この交流成分は、最
高の信号周波数に対する置換周波数により、およ
び初期電流の相互比例により、不所望なものとな
る。
前記交流成分が不所望ならば、これらを置換回
路の各出力端子にフイルタ・コンデンサを付加す
ることによつてろ波することができる。したがつ
て残りの直流電流によつて、組合せ回路によつて
何んらの問題もなくデジタル−アナログ変換が可
能である。このようなろ波の欠点は、前記コンデ
ンサを、たとえば14ビツト・デジタル−アナログ
変換器に対して14個のコンデンサを用いることで
ある。これらコンデンサは、多くの応用たとえば
ラジオ技術における応用において、非常に多数の
追加の端子を要求するこのようなデジタル−アナ
ログ変換器を有する集積回路の外部に設けなけれ
ばならない。
路の各出力端子にフイルタ・コンデンサを付加す
ることによつてろ波することができる。したがつ
て残りの直流電流によつて、組合せ回路によつて
何んらの問題もなくデジタル−アナログ変換が可
能である。このようなろ波の欠点は、前記コンデ
ンサを、たとえば14ビツト・デジタル−アナログ
変換器に対して14個のコンデンサを用いることで
ある。これらコンデンサは、多くの応用たとえば
ラジオ技術における応用において、非常に多数の
追加の端子を要求するこのようなデジタル−アナ
ログ変換器を有する集積回路の外部に設けなけれ
ばならない。
本発明の目的は、前記不所望な交流成分を、置
換回路の出力端子にコンデンサを付加することな
しに除去するデジタル−アナログ変換器を提供す
ることにある。
換回路の出力端子にコンデンサを付加することな
しに除去するデジタル−アナログ変換器を提供す
ることにある。
本発明デジタル−アナログ変換器は、
前記組合せ回路の出力信号を、前記サイクル時
間またはその整数倍に等しい平均化周期にわたつ
て平均化する平均化回路と、 この平均化回路の出力信号を、各平均化周期の
終りにサンプルするサンプリング回路と、 前記平均化周期が前記サイクル時間またはその
整数倍に等しくなるように、前記平均化回路と前
記置換回路とを同期させ、かつ、前記組合せ回路
の設定が前記平均化周期の間に変化しないように
前記組合せ回路と前記平均化回路とを同期させる
同期回路とを具えることを特徴とするものであ
る。
間またはその整数倍に等しい平均化周期にわたつ
て平均化する平均化回路と、 この平均化回路の出力信号を、各平均化周期の
終りにサンプルするサンプリング回路と、 前記平均化周期が前記サイクル時間またはその
整数倍に等しくなるように、前記平均化回路と前
記置換回路とを同期させ、かつ、前記組合せ回路
の設定が前記平均化周期の間に変化しないように
前記組合せ回路と前記平均化回路とを同期させる
同期回路とを具えることを特徴とするものであ
る。
本発明は、一見して組合せ回路の出力端子にお
けるろ波が、前記交流成分の混変調および組合せ
回路の切換え過渡現象が信号スペクトル内に発生
するので不可能ではあるが、前記交流成分を、置
換サイクルの期間またはその整数倍の期間に等し
い期間にわたつて組合せ回路の出力信号を平均化
することにより前記交流成分を除去することがで
き、組合せ回路の設定を前記周期内に保持すると
いう認織に基いている。
けるろ波が、前記交流成分の混変調および組合せ
回路の切換え過渡現象が信号スペクトル内に発生
するので不可能ではあるが、前記交流成分を、置
換サイクルの期間またはその整数倍の期間に等し
い期間にわたつて組合せ回路の出力信号を平均化
することにより前記交流成分を除去することがで
き、組合せ回路の設定を前記周期内に保持すると
いう認織に基いている。
本発明の実施例は、前記平均化回路を積分器と
し、この積分器が各平均化周期の終りにこの積分
器をリセツトするリセツト回路を有することがで
きる。
し、この積分器が各平均化周期の終りにこの積分
器をリセツトするリセツト回路を有することがで
きる。
この実施例では、さらに、前記積分器が、入力
端子と出力端子との間に第１コンデンサを有する
演算増幅器と、この第１コンデンサをバイパスす
るリセツトスイツチと、切換えスイツチを設けた
第２コンデンサとを具え、この切換えスイツチ
は、前記第２コンデンサを前記平均化周期の間に
前記組合せ回路の出力端子に接続し、前記第２コ
ンデンサを各平均化周期の終りに前記演算増幅器
の入力端子に接続することができる。
端子と出力端子との間に第１コンデンサを有する
演算増幅器と、この第１コンデンサをバイパスす
るリセツトスイツチと、切換えスイツチを設けた
第２コンデンサとを具え、この切換えスイツチ
は、前記第２コンデンサを前記平均化周期の間に
前記組合せ回路の出力端子に接続し、前記第２コ
ンデンサを各平均化周期の終りに前記演算増幅器
の入力端子に接続することができる。
アナログ−デジタル変換器に用いられ、アナロ
グ信号電流入力端子を前記組合せ回路の出力端子
に接続した本発明デジタル−アナログ変換器にお
いて、リセツトスイツチと並列の積分コンデンサ
を、前記組合せ回路の出力端子と、各平均化周期
の終りでクロツクされる比較器の入力端子とに接
続し、この比較器の出力が、デジタル信号をデジ
タル−アナログ変換器の入力端子に供給するデジ
タル信号発生器を制御するのが好適である。
グ信号電流入力端子を前記組合せ回路の出力端子
に接続した本発明デジタル−アナログ変換器にお
いて、リセツトスイツチと並列の積分コンデンサ
を、前記組合せ回路の出力端子と、各平均化周期
の終りでクロツクされる比較器の入力端子とに接
続し、この比較器の出力が、デジタル信号をデジ
タル−アナログ変換器の入力端子に供給するデジ
タル信号発生器を制御するのが好適である。
以下、本発明を図面に基いて詳細に説明する。
第１図は、本発明デジタル−アナログ変換器の
原理を示すブロツク線図、第２図は、第１図に示
す変換器の動作を示すためのいくつかの信号波形
を示す図である。
原理を示すブロツク線図、第２図は、第１図に示
す変換器の動作を示すためのいくつかの信号波形
を示す図である。
この変換器は、たとえば米国特許第3982172号
および第4125803号明細書に記載されているよう
に、正確に相互比例する複数の電流−本実施例で
は、たとえば２進重みつき値（binary weighted
values）Io，Io／２，Io／４およびIo／８を有す
る４つの電流i1，i2，i3，i4−を発生する発生器を
具えている。他方、１つの段およびこのような既
知の段（米国特許第3982172号明細書の第６図）
を縦続に用いることもできることに注意すべきで
ある。一般に、この発生器はマルチプル電流源１
を具えている。この電流源は、置換回路２にほぼ
等しい複数の電流を供給する。この置換回路は、
回路３たとえばシフトレジスタの制御のもとで、
その出力端子に所望電流i1，i2，i3，i4が所望の相
互比例で得られるような周期的循環接続パターン
を発生する、このことは前記特許明細書にわかり
やすく記載されている。このようにして電流i1〜
i4が得られる。電流i1〜i4と回路３を制御するク
ロツク信号c1とを、第２図に示す。この実施例で
は、電流は置換回路２のすべての４ステツプを循
環する。これら４つのステツプはサイクル時間Ｔ
を決定する。各電流は、交流電流が重畳する必要
な直流成分を有している。この交流成分は、電流
源１によつて供給される電流の相対差によつて決
定され、サイクル時間Ｔにわたつて零に等しい平
均値を有する。
および第4125803号明細書に記載されているよう
に、正確に相互比例する複数の電流−本実施例で
は、たとえば２進重みつき値（binary weighted
values）Io，Io／２，Io／４およびIo／８を有す
る４つの電流i1，i2，i3，i4−を発生する発生器を
具えている。他方、１つの段およびこのような既
知の段（米国特許第3982172号明細書の第６図）
を縦続に用いることもできることに注意すべきで
ある。一般に、この発生器はマルチプル電流源１
を具えている。この電流源は、置換回路２にほぼ
等しい複数の電流を供給する。この置換回路は、
回路３たとえばシフトレジスタの制御のもとで、
その出力端子に所望電流i1，i2，i3，i4が所望の相
互比例で得られるような周期的循環接続パターン
を発生する、このことは前記特許明細書にわかり
やすく記載されている。このようにして電流i1〜
i4が得られる。電流i1〜i4と回路３を制御するク
ロツク信号c1とを、第２図に示す。この実施例で
は、電流は置換回路２のすべての４ステツプを循
環する。これら４つのステツプはサイクル時間Ｔ
を決定する。各電流は、交流電流が重畳する必要
な直流成分を有している。この交流成分は、電流
源１によつて供給される電流の相対差によつて決
定され、サイクル時間Ｔにわたつて零に等しい平
均値を有する。
このような２進重みつき電流列によつて、デジ
タル−アナログ変換が可能となる。このためには
組合せ回路４を設け、入力端子８を経てデジタル
入力信号が供給される制御回路５の命令によつ
て、電流i1〜i4のいくつかを出力端子１２に伝達
する。出力端子１２には、アナログ出力電流iaが
同時に発生する。
タル−アナログ変換が可能となる。このためには
組合せ回路４を設け、入力端子８を経てデジタル
入力信号が供給される制御回路５の命令によつ
て、電流i1〜i4のいくつかを出力端子１２に伝達
する。出力端子１２には、アナログ出力電流iaが
同時に発生する。
第２図は、デジタル信号１００１（第１図は組
合せ回路４の対応する設定を示す）、１０１０お
よび１０００を瞬時t0、t1、t2で連続的に変換す
るときの前記電流iaを示す。制御回路５は、クロ
ツク信号c2によつて次のように制御するものとす
る。すなわち、組合せ回路４が、各サイクルの初
めに、この実施例では瞬時t0、t1、t2、t3で切換
えられて、サイクル時間Ｔにわたつて出力信号ia
の中の誤差成分が零に等しい平均値を有するよう
にする。
合せ回路４の対応する設定を示す）、１０１０お
よび１０００を瞬時t0、t1、t2で連続的に変換す
るときの前記電流iaを示す。制御回路５は、クロ
ツク信号c2によつて次のように制御するものとす
る。すなわち、組合せ回路４が、各サイクルの初
めに、この実施例では瞬時t0、t1、t2、t3で切換
えられて、サイクル時間Ｔにわたつて出力信号ia
の中の誤差成分が零に等しい平均値を有するよう
にする。
出力信号iaを、平均化回路６、この実施例では
積分器に供給する。回路６は、各周期Ｔ後に、ク
ロツク信号C3の命令で初期値にリセツトされる。
平均化回路６の出力信号inは、誤差成分によつて
発生されるリプル（簡単にするために図示してい
ない）を有する第２図に示すのこぎり波形を有す
る。この出力信号inは、各サイクル時間Ｔ後に、
直流成分（この実施例では9/8Ip、10/8Ip、Ip）の
みが積分された値を有している。その理由は、誤
差成分はサイクル時間Ｔにわたつて零に等しい平
均値を有するからである。各サイクルの終りに、
すなわち瞬時t0、t1、t2、t3に、積分器６がリセ
ツトされ、この終期の直前に、各積分サイクルの
最終値を、クロツク信号c4の命令でサンプル・ホ
ールド回路７によつてサンプルしホールドする。
出力端子９の出力信号ipは、誤差成分のない信号
iaに相当し、１サイクル時間Ｔにわたりシフトさ
れている。
積分器に供給する。回路６は、各周期Ｔ後に、ク
ロツク信号C3の命令で初期値にリセツトされる。
平均化回路６の出力信号inは、誤差成分によつて
発生されるリプル（簡単にするために図示してい
ない）を有する第２図に示すのこぎり波形を有す
る。この出力信号inは、各サイクル時間Ｔ後に、
直流成分（この実施例では9/8Ip、10/8Ip、Ip）の
みが積分された値を有している。その理由は、誤
差成分はサイクル時間Ｔにわたつて零に等しい平
均値を有するからである。各サイクルの終りに、
すなわち瞬時t0、t1、t2、t3に、積分器６がリセ
ツトされ、この終期の直前に、各積分サイクルの
最終値を、クロツク信号c4の命令でサンプル・ホ
ールド回路７によつてサンプルしホールドする。
出力端子９の出力信号ipは、誤差成分のない信号
iaに相当し、１サイクル時間Ｔにわたりシフトさ
れている。
クロツク発生器１１−たとえば発振器１０を有
する−は、種々のクロツク信号c1〜c4を供給す
る。実際には、たとえば平均化回路６がリセツト
される前にサンプリングを行うためには、第２図
には同時に発生するように示されている信号c1〜
c4間に実際には遅延を与えなければならないこと
は明らかである。このためには、たとえばクロツ
ク信号c1の１周期の待合せ時間（waiting time）
を、必要ならば積分サイクル間に挿入することが
できる。さらに、正確にするために、得られる帯
域が許容するならば、複数のサイクルにわたつて
平均化を行うことができる。この場合には、回路
５を経てのデジタルデータ入力およびサンプリン
グを、複数のサイクルあたり１回のみ行うことが
できる。
する−は、種々のクロツク信号c1〜c4を供給す
る。実際には、たとえば平均化回路６がリセツト
される前にサンプリングを行うためには、第２図
には同時に発生するように示されている信号c1〜
c4間に実際には遅延を与えなければならないこと
は明らかである。このためには、たとえばクロツ
ク信号c1の１周期の待合せ時間（waiting time）
を、必要ならば積分サイクル間に挿入することが
できる。さらに、正確にするために、得られる帯
域が許容するならば、複数のサイクルにわたつて
平均化を行うことができる。この場合には、回路
５を経てのデジタルデータ入力およびサンプリン
グを、複数のサイクルあたり１回のみ行うことが
できる。
第３図は、平均化回路６の例を有する本発明デ
ジタル−アナログ変換器の一実施例を示す。この
図において、ブロツク１３は、回路１，２，３，
４，５を有する第１図の回路配置部分を示す。平
均化回路６は、演算増幅器１８を具え、この出力
端子と反転入力端子との間にコンデンサ１６を有
している。このコンデンサは、クロツク信号c3の
命令で動作されるリセツトスイツチ１７によつて
バイパスされている。実際のデジタル−アナログ
変換器１３の出力端子１２を、クロツク信号c3に
よつて制御される切換スイツチ１５の一方の極に
接続し、このスイツチの他方の極を増幅器１８の
反転入力端子に接続し、共通極を増幅器１８の非
反転入力端子および大地に接続する。実際には、
スイツチ１５および１７は、一般にFETのよう
なスイツチング・トランジスタによつて構成す
る。
ジタル−アナログ変換器の一実施例を示す。この
図において、ブロツク１３は、回路１，２，３，
４，５を有する第１図の回路配置部分を示す。平
均化回路６は、演算増幅器１８を具え、この出力
端子と反転入力端子との間にコンデンサ１６を有
している。このコンデンサは、クロツク信号c3の
命令で動作されるリセツトスイツチ１７によつて
バイパスされている。実際のデジタル−アナログ
変換器１３の出力端子１２を、クロツク信号c3に
よつて制御される切換スイツチ１５の一方の極に
接続し、このスイツチの他方の極を増幅器１８の
反転入力端子に接続し、共通極を増幅器１８の非
反転入力端子および大地に接続する。実際には、
スイツチ１５および１７は、一般にFETのよう
なスイツチング・トランジスタによつて構成す
る。
１平均化周期Ｔ間にスイツチ１５および１７
は、図示の位置にある。この場合、デジタル−ア
ナログ変換器１３の出力電流iaは、コンデンサ１
４を充電する。充電が周期Ｔ間に行われるなら
ば、交流成分が除去される。各サイクルの終り
に、スイツチ１５が切換り、スイツチ１７が開
く。演算増幅器１８の動作によつて、コンデンサ
１４の電荷がコンデンサ１６の方へ移送され、サ
ンプル・ホールド回路７の入力端子に、１周期Ｔ
にわたり信号iaの平均値の測度である電圧が発生
する。サンプル・ホールド回路７がサンプルを得
た後に、スイツチ１５および１７が図示の位置に
リセツトされ、コンデンサ１６が放電する。
は、図示の位置にある。この場合、デジタル−ア
ナログ変換器１３の出力電流iaは、コンデンサ１
４を充電する。充電が周期Ｔ間に行われるなら
ば、交流成分が除去される。各サイクルの終り
に、スイツチ１５が切換り、スイツチ１７が開
く。演算増幅器１８の動作によつて、コンデンサ
１４の電荷がコンデンサ１６の方へ移送され、サ
ンプル・ホールド回路７の入力端子に、１周期Ｔ
にわたり信号iaの平均値の測度である電圧が発生
する。サンプル・ホールド回路７がサンプルを得
た後に、スイツチ１５および１７が図示の位置に
リセツトされ、コンデンサ１６が放電する。
第４図は、遂次近似法（successive−
approximation principle）に基づいたアナログ
−デジタル変換器内に本発明デジタル−アナログ
変換器を用いる状態を示す。この近似法による
と、Ｄ−Ａ変換器１３は入力端子８にデジタル信
号を受信し、その結果出力端子１２に発生するア
ナログ信号を、比較器２０において変換すべきア
ナログ信号Iaと比較する。その後に、比較に基い
て、入力端子８のデジタル信号をデジタル信号発
生器２１を経て変化させる。この手順は、入力端
子８のデジタル信号がアナログ信号I1を最も近似
するまで連続的に繰返して行う。この場合、デジ
タル信号はアナログ信号Iaのデジタル値を表わし
ている。
approximation principle）に基づいたアナログ
−デジタル変換器内に本発明デジタル−アナログ
変換器を用いる状態を示す。この近似法による
と、Ｄ−Ａ変換器１３は入力端子８にデジタル信
号を受信し、その結果出力端子１２に発生するア
ナログ信号を、比較器２０において変換すべきア
ナログ信号Iaと比較する。その後に、比較に基い
て、入力端子８のデジタル信号をデジタル信号発
生器２１を経て変化させる。この手順は、入力端
子８のデジタル信号がアナログ信号I1を最も近似
するまで連続的に繰返して行う。この場合、デジ
タル信号はアナログ信号Iaのデジタル値を表わし
ている。
本発明の原理を、比較器２０の入力端子に、ク
ロツク信号c3によつて制御されるスイツチ２２に
よつて各周期Ｔ後に放電される積分コンデンサ２
３を設ける実施例に適用する。この場合、比較器
２０はクロツク信号c4を受信する。このクロツク
信号は、各平均化周期の終りにのみ比較が行われ
るようにする。
ロツク信号c3によつて制御されるスイツチ２２に
よつて各周期Ｔ後に放電される積分コンデンサ２
３を設ける実施例に適用する。この場合、比較器
２０はクロツク信号c4を受信する。このクロツク
信号は、各平均化周期の終りにのみ比較が行われ
るようにする。
平均化周期は、第２図に示すように置換周期と
正確に同相である必要はない。唯一の要求は、平
均化周期が置換周期またはその整数倍と同じ期間
を有することである。
正確に同相である必要はない。唯一の要求は、平
均化周期が置換周期またはその整数倍と同じ期間
を有することである。
本発明は、前述の実施例に限定されるものでは
ない。平均化回路、サンプル・ホールド回路等
は、既知の技術に従つて構成することができる。
ない。平均化回路、サンプル・ホールド回路等
は、既知の技術に従つて構成することができる。
第１図は、本発明デジタル−アナログ変換器の
原理を説明するためのブロツク線図、第２図は、
第１図に示す変換器の動作を説明するためのいく
つかの信号波形を示す図、第３図は、平均化回路
を詳細に示した本発明デジタル−アナログ変換器
の一実施例を示す図、第４図は、本発明デジタル
−アナログ変換器をアナログ−デジタル変換器に
用いた例を示す図である。 １……マルチプル電流源、２……置換回路、３
……シフトレジスタ回路、４……組合せ回路、５
……制御回路、６……平均化回路、７……サンプ
ル・ホールド回路、１１……クロツク発生器、１
４……コンデンサ、１５，１７……スイツチ、１
８……演算増幅器、２０……比較器、２１……デ
ジタル信号発生器、２３……積分コンデンサ。
原理を説明するためのブロツク線図、第２図は、
第１図に示す変換器の動作を説明するためのいく
つかの信号波形を示す図、第３図は、平均化回路
を詳細に示した本発明デジタル−アナログ変換器
の一実施例を示す図、第４図は、本発明デジタル
−アナログ変換器をアナログ−デジタル変換器に
用いた例を示す図である。 １……マルチプル電流源、２……置換回路、３
……シフトレジスタ回路、４……組合せ回路、５
……制御回路、６……平均化回路、７……サンプ
ル・ホールド回路、１１……クロツク発生器、１
４……コンデンサ、１５，１７……スイツチ、１
８……演算増幅器、２０……比較器、２１……デ
ジタル信号発生器、２３……積分コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 複数のほぼ等しい電流を発生する電流源回路
と、 置換回路とを具え、この置換回路は前記電流
を、この置換回路の出力端子に複数の電流が得ら
れるような周期的置換によつて置換回路の出力端
子に前記電流を切換え、この電流の直流成分は正
確な相互比例関係にあり、この電流の交流誤差成
分は前記電流源回路によつて発生される電流の不
等性によつて決定され、 さらに、デジタル入力信号を受信する入力端子
と、 このデジタル入力信号によつて定められたアナ
ログ出力信号が得られる出力端子と、 前記置換回路の出力端子に得られる電流から前
記アナログ出力信号を前記デジタル入力信号の関
数として取出す組合せ回路と、 を具えるデジタル−アナログ変換器において、 前記組合せ回路の出力信号を、前記サイクル時
間またはその整数倍に等しい平均化周期にわたつ
て平均化する平均化回路と、 この平均化回路の出力信号を、各平均化周期の
終りにサンプルするサンプリング回路と、 前記平均化周期が前記サイクル時間またはその
整数倍に等しくなるように、前記平均化回路と前
記置換回路とを同期させ、かつ、前記組合せ回路
の設定が前記平均化周期の間に変化しないように
前記組合せ回路と前記平均化回路とを同期させる
同期回路と、 を具えることを特徴とするデジタル−アナログ変
換器。 ２ 特許請求の範囲第１項に記載のデジタル−ア
ナログ変換器において、前記平均化回路を積分器
とし、この積分器が各平均化周期の終りにこの積
分器をリセツトするリセツト回路を有することを
特徴とするデジタル−アナログ変換器。 ３ 特許請求の範囲第２項に記載のデジタル−ア
ナログ変換器において、前記積分器が、入力端子
と出力端子との間に第１コンデンサを有する演算
増幅器と、この第１コンデンサをバイパスするリ
セツトスイツチと、切換えスイツチを設けた第２
コンデンサとを具え、この切換えスイツチは、前
記第２コンデンサを前記平均化周期の間に前記組
合せ回路の出力端子に接続し、前記第２コンデン
サを各平均化周期の終りに前記演算増幅器の入力
端子に接続することを特徴とするデジタル−アナ
ログ変換器。 ４ アナログ−デジタル変換器に用いられ、アナ
ログ信号電流入力端子を前記組合せ回路の出力端
子に接続した特許請求の範囲１項に記載のデジタ
ル−アナログ変換器において、リセツトスイツチ
と並列の積分コンデンサを、前記組合せ回路の出
力端子と、各平均化周期の終りでクロツクされる
比較器の入力端子とに接続し、この比較器の出力
が、デジタル信号をデジタル−アナログ変換器の
入力端子に供給するデジタル信号発生器を制御す
ることを特徴とするデジタル−アナログ変換器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8003948A NL8003948A (nl) | 1980-07-09 | 1980-07-09 | Digitaal-analoog omzetter. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5748827A JPS5748827A (en) | 1982-03-20 |
| JPS6412420B2 true JPS6412420B2 (ja) | 1989-02-28 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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-
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