JPS6335018A - アナログデイジタル変換器 - Google Patents
アナログデイジタル変換器Info
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- JPS6335018A JPS6335018A JP18054786A JP18054786A JPS6335018A JP S6335018 A JPS6335018 A JP S6335018A JP 18054786 A JP18054786 A JP 18054786A JP 18054786 A JP18054786 A JP 18054786A JP S6335018 A JPS6335018 A JP S6335018A
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- Japan
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- output
- sampling capacitor
- analog input
- analog
- input signal
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- 238000005070 sampling Methods 0.000 claims abstract description 30
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログディジタル変換器に関するものであ
る。
る。
従来、アナログディジタル変換器としては、サンプル・
ホールド回路に於いて、ｎチャネル入力型及びｐチャネ
ル入力型バッファーアンプを切替えて使用するものがあ
る。第４図にその一例を示す。
ホールド回路に於いて、ｎチャネル入力型及びｐチャネ
ル入力型バッファーアンプを切替えて使用するものがあ
る。第４図にその一例を示す。
第４図に於いて基準電圧端子１５と接地端子間にＩＪ／
Ａ変換器１６が接続され基準電圧端子１５には基準電圧
ＶＲＥＦが印加されている。このＤ／Ａ変換器１６の出
力とアナログ入力端子１からの入力とは制御クロック１
８によって駆動されるスイッチ２，３により交互にバッ
ファーアンプ２１と２２へ印加される。ｐチャネル入力
型２１又はｎチャネル入力型２２のいずれの出力を選択
するかは、その出力に接続されたスイッチ４又は６の選
択を制御するＭＳＢ信号１７に依存する。尚ＭＳＢ比較
時には両バッファーアンプ２１．２２共動作範囲に有る
ため、いずれの出力をも使用する事が可能である。
Ａ変換器１６が接続され基準電圧端子１５には基準電圧
ＶＲＥＦが印加されている。このＤ／Ａ変換器１６の出
力とアナログ入力端子１からの入力とは制御クロック１
８によって駆動されるスイッチ２，３により交互にバッ
ファーアンプ２１と２２へ印加される。ｐチャネル入力
型２１又はｎチャネル入力型２２のいずれの出力を選択
するかは、その出力に接続されたスイッチ４又は６の選
択を制御するＭＳＢ信号１７に依存する。尚ＭＳＢ比較
時には両バッファーアンプ２１．２２共動作範囲に有る
ため、いずれの出力をも使用する事が可能である。
入力電圧かＴＶＲＥＦ レベルよ多大の場合はＭＳＢ判
定後の２ｎｄ ＭＯＢ−Ｌ８ＢｔでのＡ／Ｄ変換の比較
動作期間中にはｎチャネル入力型バッファアンプ２２の
出力がスイッチ６を介してサンプリグ容量１２．演算増
幅器１３およびスイッチ５で構成されるサンプルドデー
タ比較器へ供給される。
定後の２ｎｄ ＭＯＢ−Ｌ８ＢｔでのＡ／Ｄ変換の比較
動作期間中にはｎチャネル入力型バッファアンプ２２の
出力がスイッチ６を介してサンプリグ容量１２．演算増
幅器１３およびスイッチ５で構成されるサンプルドデー
タ比較器へ供給される。
一方入力電圧か２ ｖＲＥＦレベルよシ小の場合はＭＳ
Ｂ判定後の下位と、トの比較時はｐチャネル人カバッ７
アアンプ２１の出力がスイッチ４を介してサンプルドデ
ータ比較器へ供給される。
Ｂ判定後の下位と、トの比較時はｐチャネル人カバッ７
アアンプ２１の出力がスイッチ４を介してサンプルドデ
ータ比較器へ供給される。
このサンプルドデータ比較器の出力は逐次比較レジスタ
１４へ導かれる。
１４へ導かれる。
従来のＡ／Ｄ変換器に於いては、アナログ入力部のアン
プの入力電圧範囲の制約から、ｐおよびｎチャネル入力
型の２種のアンプを切換えて使用していた。このため制
御スイッチ等を含め余剰の回路が必要になり、さらにＭ
ＳＢ比較後のアンプの切換えが必要な入力電圧に対して
は、サンプリング容量には正確なアナログ入力情報を初
期にサンプリングしておらず２ｎｄＭＳＢ以下の比較動
作時にも毎回サンプリング動作をくり返す必要がある。
プの入力電圧範囲の制約から、ｐおよびｎチャネル入力
型の２種のアンプを切換えて使用していた。このため制
御スイッチ等を含め余剰の回路が必要になり、さらにＭ
ＳＢ比較後のアンプの切換えが必要な入力電圧に対して
は、サンプリング容量には正確なアナログ入力情報を初
期にサンプリングしておらず２ｎｄＭＳＢ以下の比較動
作時にも毎回サンプリング動作をくり返す必要がある。
このため、Ａ／Ｄ変換の初期の１時点のアナログ入力に
対して入力電圧値が変化する場合には、正確な変換動作
を得る事ができなかった。又、入力電圧範囲内で入力電
圧の誤差のため、高速サンプリング時から高精度サンプ
リングのスイッチの切換わ９時にラッシュ電流が多大に
流れ連続的な入力データや瞬時的な入力データの高精度
なＡ／Ｄ変換に支障をきたすという欠点を有していた。
対して入力電圧値が変化する場合には、正確な変換動作
を得る事ができなかった。又、入力電圧範囲内で入力電
圧の誤差のため、高速サンプリング時から高精度サンプ
リングのスイッチの切換わ９時にラッシュ電流が多大に
流れ連続的な入力データや瞬時的な入力データの高精度
なＡ／Ｄ変換に支障をきたすという欠点を有していた。
本発明のアナログディジタル変換器は、サンプル・ホー
ルド回路のアナログ入力高速サンプリング部にｐ／ｎチ
ャネル入力の２種のアンプを切換えることなしに電源電
圧範囲にわたって所望の利得が得られる差動増幅回路と
前記差動増幅器の接続を切換えるスイッチを有している
。
ルド回路のアナログ入力高速サンプリング部にｐ／ｎチ
ャネル入力の２種のアンプを切換えることなしに電源電
圧範囲にわたって所望の利得が得られる差動増幅回路と
前記差動増幅器の接続を切換えるスイッチを有している
。
本発明のアナログディジタル変換器は、アナログ入力信
号が入力されるアナログ入力回路と、アナログ入力回路
の出力に一方の電極が接続されたサンプリング容量と、
サンプリング容量の他方の電極に接続された演算増幅器
と、演算増幅器の出力に接続された逐次比較レジスタと
、逐次比較レジスタの出力に接続され出力がアナログ入
力回路に接続されたディジタルアナログ変換器とからな
り逐次比較レジスタの出力がディジタル出力となってい
る逐次比較型アナログディジタル変換器において、アナ
ログ入力回路がバッファーアンプと、このバッファーア
ンプの出力と前記サンプリン容量の一方の電極との間に
接続された第１のスイッチ回路と、アナログ入力信号入
力端子と前記サンプリング容量の一方の電極との間に接
続された第２のスイッチ回路と、ディジタルアナログ変
換器の出力と前記サンプリング容量の一方の電極との間
に接続された第３のスイッチ回路とからなることを特徴
とする。
号が入力されるアナログ入力回路と、アナログ入力回路
の出力に一方の電極が接続されたサンプリング容量と、
サンプリング容量の他方の電極に接続された演算増幅器
と、演算増幅器の出力に接続された逐次比較レジスタと
、逐次比較レジスタの出力に接続され出力がアナログ入
力回路に接続されたディジタルアナログ変換器とからな
り逐次比較レジスタの出力がディジタル出力となってい
る逐次比較型アナログディジタル変換器において、アナ
ログ入力回路がバッファーアンプと、このバッファーア
ンプの出力と前記サンプリン容量の一方の電極との間に
接続された第１のスイッチ回路と、アナログ入力信号入
力端子と前記サンプリング容量の一方の電極との間に接
続された第２のスイッチ回路と、ディジタルアナログ変
換器の出力と前記サンプリング容量の一方の電極との間
に接続された第３のスイッチ回路とからなることを特徴
とする。
以下図面を参照して本発明を説明する。
第１図（ａ）は本発明の一実施例のＡ／Ｄ変換器の構成
図を示し、第１図（ｂ）は第１図（ａ）におけるアナロ
グ入力回路の一例を示し、第２図に各スイッチのタイミ
ングチャートを、第３図に第１図（ｂ）の差動増幅器の
一例の回路図をそれぞれ示す。
図を示し、第１図（ｂ）は第１図（ａ）におけるアナロ
グ入力回路の一例を示し、第２図に各スイッチのタイミ
ングチャートを、第３図に第１図（ｂ）の差動増幅器の
一例の回路図をそれぞれ示す。
差動増幅器１１は、回路上の最高電位を出力振幅の最高
電位とするｎチャネル入力型差動増幅器と、これと完全
に独立した回路上の最低電位を出力振幅の最低電位とす
るｎチャネル入力型差動増幅器とのそれぞれの出力を、
回路上の最高電位を出力回路電源の最高電位とする出力
回路と、その出力回路の最低電位を出力回路電源の最低
電位とする出力回路とのそれぞれの入力に接続するもの
である。
電位とするｎチャネル入力型差動増幅器と、これと完全
に独立した回路上の最低電位を出力振幅の最低電位とす
るｎチャネル入力型差動増幅器とのそれぞれの出力を、
回路上の最高電位を出力回路電源の最高電位とする出力
回路と、その出力回路の最低電位を出力回路電源の最低
電位とする出力回路とのそれぞれの入力に接続するもの
である。
本実施例では、第１図（ｂ）に示すスイッチ３が第１の
スイッチ回路、スイッチ２が第２のスイッチ回路、スイ
ッチ４が第３のスイッチ回路に相当する。まず、スイッ
チ３がＯＮ、スイッチ２，４が０ＦＦＩ、、アナログ入
力端子に印加されたアナログ入力信号が電圧フォロアー
状態の差動増幅器１１を介して、サンプリング容量１２
に高速サンプリングされ、次にスイッチ２がＯＮし、ス
イッチ３゜４がＯＦＦし、前記差動増幅器１１の出力と
サンプリング容量１２が切り離され、アナログ入力信号
が高精度サンプリングされる。以上の状態までは、演算
増幅器１３０入力と出力が接続され、サンプリング容量
１２の片側が回路最高電位と最低電位の中間レベルの固
定されている。続いてスイッチ４がＯＮ、スイッチ２，
３がＯＦ Ｆ ｌ、サンプリング容量１２はＤ／Ａ変換
器１６の出力のＶＲＥＦ／２１１位へ接続され、アナロ
グ入力信号とＶ ＲＥＦ／２が演算増幅器１３によって
ＭＯＢ比較が行なわれる。
スイッチ回路、スイッチ２が第２のスイッチ回路、スイ
ッチ４が第３のスイッチ回路に相当する。まず、スイッ
チ３がＯＮ、スイッチ２，４が０ＦＦＩ、、アナログ入
力端子に印加されたアナログ入力信号が電圧フォロアー
状態の差動増幅器１１を介して、サンプリング容量１２
に高速サンプリングされ、次にスイッチ２がＯＮし、ス
イッチ３゜４がＯＦＦし、前記差動増幅器１１の出力と
サンプリング容量１２が切り離され、アナログ入力信号
が高精度サンプリングされる。以上の状態までは、演算
増幅器１３０入力と出力が接続され、サンプリング容量
１２の片側が回路最高電位と最低電位の中間レベルの固
定されている。続いてスイッチ４がＯＮ、スイッチ２，
３がＯＦ Ｆ ｌ、サンプリング容量１２はＤ／Ａ変換
器１６の出力のＶＲＥＦ／２１１位へ接続され、アナロ
グ入力信号とＶ ＲＥＦ／２が演算増幅器１３によって
ＭＯＢ比較が行なわれる。
このＭ Ｓ Ｂ比較に於いて、アナログ入力信号がＶＲ
ＥＦ ／ ２よシ大きい場合は、演算増幅器１３の出力
は正方向に飽和し、逐次比較レジスタ１４はＭＳＢ＝ｋ
ｒｌｌにセットする。続いてＬ）／Ａ変換器１３の出力
信号が３７４ ＶＲＥＦにセットされ、第２ビツトの比
較も同様に行なわれる。
ＥＦ ／ ２よシ大きい場合は、演算増幅器１３の出力
は正方向に飽和し、逐次比較レジスタ１４はＭＳＢ＝ｋ
ｒｌｌにセットする。続いてＬ）／Ａ変換器１３の出力
信号が３７４ ＶＲＥＦにセットされ、第２ビツトの比
較も同様に行なわれる。
又、ＭＯＢ比較に於いてアナログ入力信号がＶＲＥＦ
／ ２より小さい場合、演算増幅器１３の出力は負方向
に飽和し、性成比較レジスタ１４はＭＳＢを「０」にセ
ットする。続いてＬ）／Ａ変換器１６の出力信号が１
／ ４ ＶＲＥＦにセットされ、第２ビツトの比較が行
なわれる。このように逐次比較動作を継続していくこと
により、サンプリング容ｉ′１２は、ますますアナログ
入力信号に近い電圧に充電され、所望のディジタル出力
を得られる様になる。
／ ２より小さい場合、演算増幅器１３の出力は負方向
に飽和し、性成比較レジスタ１４はＭＳＢを「０」にセ
ットする。続いてＬ）／Ａ変換器１６の出力信号が１
／ ４ ＶＲＥＦにセットされ、第２ビツトの比較が行
なわれる。このように逐次比較動作を継続していくこと
により、サンプリング容ｉ′１２は、ますますアナログ
入力信号に近い電圧に充電され、所望のディジタル出力
を得られる様になる。
以上説明したように本発明は電源電圧範囲にわたって、
所望の利得が得られる差動増幅器を使用することによシ
、ＭＳＢ比較後のアンプの切換えが不要となり、このた
めＡ／Ｄ変換の初期にアナログ入力電圧をサンプリング
容量に正確に保持することができ、連続的に変化する入
力信号や瞬時的に変化する入力信号に対して高精度かつ
高速にＡ／Ｄ変換できるという効果がある。又、高速サ
ンプリングデータと高精度サンプリングデータの差が小
さくラッシュ電流を低減できるという効果がある。
所望の利得が得られる差動増幅器を使用することによシ
、ＭＳＢ比較後のアンプの切換えが不要となり、このた
めＡ／Ｄ変換の初期にアナログ入力電圧をサンプリング
容量に正確に保持することができ、連続的に変化する入
力信号や瞬時的に変化する入力信号に対して高精度かつ
高速にＡ／Ｄ変換できるという効果がある。又、高速サ
ンプリングデータと高精度サンプリングデータの差が小
さくラッシュ電流を低減できるという効果がある。
第１図（ａ）は本発明の一実施例のＡ／Ｄ変換器の構成
図、第１図（ｂ）は第１図（ａ）のアナログ入力回路の
例を示す回路図、第２図は第１図に於けるスイッチのタ
イミングチャート、第３図は第１図（ｂ）の差動増幅回
路の一例の回路図、第４図は従来のＡ／Ｄ変換器の構成
図である。 １・・・・・・アナログ入力端子、２〜６・・・・・・
スイッチ、８・・・・・・差動増幅器反転入力端子、９
・・・・・・差動増幅器正転入力端子、１０・・・・・
・差動増幅器出力端子、１１・・・・・・差動増幅器、
１２・・・・・・サンプリング容量、１３・・・・・・
比較器、１４・・−・・・逐次比較レジスタ、１５・・
・・・・基準電源端子、１６・・・・・・ＩＪ／Ａ変換
器、１９゜２ｏ・・・・・・インバータ、２１・・・・
・・ｎチャネル入力型差動増幅器、２２・・・・・・ｎ
チャネル入力型差動増幅器、２３・・・・・・クロック
入力端子、５１〜５７・・・・・・ｐ型ＭＯ８）ランジ
スタ、６１〜７０・・・・・・Ｎ型ＭＯＳトランジスタ
、８１・・・・・・定電流源、８２・・・・・・位相補
償用容量。
図、第１図（ｂ）は第１図（ａ）のアナログ入力回路の
例を示す回路図、第２図は第１図に於けるスイッチのタ
イミングチャート、第３図は第１図（ｂ）の差動増幅回
路の一例の回路図、第４図は従来のＡ／Ｄ変換器の構成
図である。 １・・・・・・アナログ入力端子、２〜６・・・・・・
スイッチ、８・・・・・・差動増幅器反転入力端子、９
・・・・・・差動増幅器正転入力端子、１０・・・・・
・差動増幅器出力端子、１１・・・・・・差動増幅器、
１２・・・・・・サンプリング容量、１３・・・・・・
比較器、１４・・−・・・逐次比較レジスタ、１５・・
・・・・基準電源端子、１６・・・・・・ＩＪ／Ａ変換
器、１９゜２ｏ・・・・・・インバータ、２１・・・・
・・ｎチャネル入力型差動増幅器、２２・・・・・・ｎ
チャネル入力型差動増幅器、２３・・・・・・クロック
入力端子、５１〜５７・・・・・・ｐ型ＭＯ８）ランジ
スタ、６１〜７０・・・・・・Ｎ型ＭＯＳトランジスタ
、８１・・・・・・定電流源、８２・・・・・・位相補
償用容量。
Claims (2)
- （１）アナログ入力信号が入力されるアナログ入力回路
と、アナログ入力回路の出力に一方の電極が接続された
サンプリング容量と、サンプリング容量の他方の電極に
接続された演算増幅器と、演算増幅器の出力に接続され
た逐次比較レジスタと、逐次比較レジスタの出力に接続
され出力がアナログ入力回路に接続されたディジタルア
ナログ変換器とから成り、逐次比較レジスタの出力がデ
ィジタル出力となっている逐次比較型アナログディジタ
ル変換器に於いて、前記アナログ入力回路がバッファー
アンプと、該バッファーアンプの出力と前記サンプリン
グ容量の一方の電極との間に接続された第１のスイッチ
回路と、アナログ入力信号入力端子と前記サンプリング
容量の一方の電極との間に接続された第２のスイッチ回
路と、前記ディジタルアナログ変換器の出力と前記サン
プリング容量の一方の電極との間に接続された第３のス
イッチ回路とからなることを特徴とするアナログディジ
タル変換器。 - （２）前記バッファーアンプが電源電圧範囲内でアナロ
グ入力信号電圧に対し所望の利得を得ることができる差
動増幅器を含むことを特徴とする特許請求の範囲第（１
）項記載のアナログディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180547A JPH0611115B2 (ja) | 1986-07-30 | 1986-07-30 | アナログデイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180547A JPH0611115B2 (ja) | 1986-07-30 | 1986-07-30 | アナログデイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6335018A true JPS6335018A (ja) | 1988-02-15 |
| JPH0611115B2 JPH0611115B2 (ja) | 1994-02-09 |
Family
ID=16085184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180547A Expired - Lifetime JPH0611115B2 (ja) | 1986-07-30 | 1986-07-30 | アナログデイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611115B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019125931A (ja) * | 2018-01-17 | 2019-07-25 | オリンパス株式会社 | 逐次比較型ａ／ｄ変換装置、撮像装置および内視鏡 |
| CN118868930A (zh) * | 2024-07-29 | 2024-10-29 | 上海芯鳍集成电路有限公司 | 一种sar adc前端电路和同步采样多路复用模数转换器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851612A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 比較回路 |
| JPS59132231A (ja) * | 1983-01-18 | 1984-07-30 | Nec Corp | アナログ−デイジタル変換器 |
| JPS61126823A (ja) * | 1984-11-22 | 1986-06-14 | Nec Corp | アナログデイジタル変換器 |
-
1986
- 1986-07-30 JP JP61180547A patent/JPH0611115B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851612A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 比較回路 |
| JPS59132231A (ja) * | 1983-01-18 | 1984-07-30 | Nec Corp | アナログ−デイジタル変換器 |
| JPS61126823A (ja) * | 1984-11-22 | 1986-06-14 | Nec Corp | アナログデイジタル変換器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019125931A (ja) * | 2018-01-17 | 2019-07-25 | オリンパス株式会社 | 逐次比較型ａ／ｄ変換装置、撮像装置および内視鏡 |
| CN118868930A (zh) * | 2024-07-29 | 2024-10-29 | 上海芯鳍集成电路有限公司 | 一种sar adc前端电路和同步采样多路复用模数转换器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0611115B2 (ja) | 1994-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |