JPS6194464A - 映像縮小装置 - Google Patents
映像縮小装置Info
- Publication number
- JPS6194464A JPS6194464A JP21576284A JP21576284A JPS6194464A JP S6194464 A JPS6194464 A JP S6194464A JP 21576284 A JP21576284 A JP 21576284A JP 21576284 A JP21576284 A JP 21576284A JP S6194464 A JPS6194464 A JP S6194464A
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- JP
- Japan
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- circuit
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- odd
- video
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000001615 p wave Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、受１象管上に原映像の縮小映像を映し出す
ことができる映像縮小装置に関する。
ことができる映像縮小装置に関する。
ディジタル信号処理技術を映像信号の処理プロセスに導
入し、同一の受像管に複数の画面を映し出すことができ
るようにしたテレビジョン受像機が知られている。この
種のテレビジョン受像機は、第２図に示す映像縮小装置
１’！ｉ−有しており、１フイ一ルド分の映像情報を記
憶するフィールドメモリ回路２から偶数アドレス又は奇
数アドレスの情報のみ読み出すことにより、原画面の１
の縮小画面を得ることができる。
入し、同一の受像管に複数の画面を映し出すことができ
るようにしたテレビジョン受像機が知られている。この
種のテレビジョン受像機は、第２図に示す映像縮小装置
１’！ｉ−有しており、１フイ一ルド分の映像情報を記
憶するフィールドメモリ回路２から偶数アドレス又は奇
数アドレスの情報のみ読み出すことにより、原画面の１
の縮小画面を得ることができる。
この映像縮小装置１は、フィールドメモリ回路２に対し
、読み出すべき情報の番地指定を行うアドレス選択回路
３を介して、２種類のアドレス発生カウンタ４．５が接
続しである。一方は、原アドレス発生カウンタ回路４で
あシ、他方は、偶数又は奇数アドレス発生カウンタ回路
５である。
、読み出すべき情報の番地指定を行うアドレス選択回路
３を介して、２種類のアドレス発生カウンタ４．５が接
続しである。一方は、原アドレス発生カウンタ回路４で
あシ、他方は、偶数又は奇数アドレス発生カウンタ回路
５である。
アドレス選択回路３が偶数又は奇数アドレス発生カウン
タ回路５からの偶数アドレスを選択すると、フィールド
メモリ回路２は、ｏｏｏｏｏｏｏｏ 。
タ回路５からの偶数アドレスを選択すると、フィールド
メモリ回路２は、ｏｏｏｏｏｏｏｏ 。
００００００１０．０００００１００，０００００１１
０゜・・・・・・で表わされる偶数アドレスに記憶する
映像情報のみを水平と垂直の同期信号に合わせて読み出
し、ＡＤ−ＤＡ変換回路６に供給する。ＡＤ−ＤＡ変換
回路６にてＤＡ変換後低域ｐ波された輝度信号及び赤色
及び青色の色差信号が、マトリクス回路９．駆動回路７
を経て受像管８に供給され。
０゜・・・・・・で表わされる偶数アドレスに記憶する
映像情報のみを水平と垂直の同期信号に合わせて読み出
し、ＡＤ−ＤＡ変換回路６に供給する。ＡＤ−ＤＡ変換
回路６にてＤＡ変換後低域ｐ波された輝度信号及び赤色
及び青色の色差信号が、マトリクス回路９．駆動回路７
を経て受像管８に供給され。
■縮小画面を構成する。
上記従来の映像縮小装置１は、原アドレス発生用と偶数
又は奇数アドレス発生用に、２個のアドレス発生カウン
タ回路４，５を必要としておυ。
又は奇数アドレス発生用に、２個のアドレス発生カウン
タ回路４，５を必要としておυ。
このため回路構成が複雑化し、製造コストも高くついて
しまい、さらに偶数又は奇数アドレス発生カウンタ回路
５は、原アドレス発生カウンタ回路４０２倍の周期のク
ロック信号を供給する必要があり、このため発撮器や分
周回路等を含めた周辺回路も複雑化する等の問題点があ
った。
しまい、さらに偶数又は奇数アドレス発生カウンタ回路
５は、原アドレス発生カウンタ回路４０２倍の周期のク
ロック信号を供給する必要があり、このため発撮器や分
周回路等を含めた周辺回路も複雑化する等の問題点があ
った。
この発明は、上記問題点を解決したものであシ。
１フィールド又は１フレーム分の映像情報を記憶するメ
モリ回路から、偶数アドレス又は奇数アドレスの映像・
情報を読み出すことにより、原映像を縮小する映像縮小
装置であって、２進値に符号化された原アドレスを上位
側に１ビットシフトし、最下位ビットとしてＯ又は１を
付加することにより、偶数アドレス又は奇数アドレスを
発生するシフト回路を設けたことを要旨とするものであ
る。
モリ回路から、偶数アドレス又は奇数アドレスの映像・
情報を読み出すことにより、原映像を縮小する映像縮小
装置であって、２進値に符号化された原アドレスを上位
側に１ビットシフトし、最下位ビットとしてＯ又は１を
付加することにより、偶数アドレス又は奇数アドレスを
発生するシフト回路を設けたことを要旨とするものであ
る。
この考案は、１フィールド又は１フレーム分の映像情報
を記憶するメモリ回路から偶数アドレス又は奇数アドレ
スの映像情報を読み出す際、２進値に符号化された原ア
ドレスを上位掬に１ビットシフトし、最下位ビットとし
て０又は１を付加することによシ、偶数アドレス又は奇
数アドレスを発生する。
を記憶するメモリ回路から偶数アドレス又は奇数アドレ
スの映像情報を読み出す際、２進値に符号化された原ア
ドレスを上位掬に１ビットシフトし、最下位ビットとし
て０又は１を付加することによシ、偶数アドレス又は奇
数アドレスを発生する。
以下、この発明の実施例について、第１図を参照して説
明する。第１図は、この発明の映像縮小装置の一実施例
を示す回路構成図である。なお、第１図中、第２図と同
一構成部分には、同一符号が付しである。
明する。第１図は、この発明の映像縮小装置の一実施例
を示す回路構成図である。なお、第１図中、第２図と同
一構成部分には、同一符号が付しである。
第１図中、映像縮小装ｆｉｔｌｌは、従来用いていた偶
数又は奇数アドレス発生カラ／り回路５を排し、原アド
レス発生カウンタ回路４とアドレス選択回路３の間に、
シフト回路１２を設け、シフト回路１２の出力が実質的
に前記偶数又は奇数アドレス発生カウンタ回路５の出力
と同一になるよう構成しである。このシフト回路１２は
、原アドレス発生カウ／り回路４が発生する８ビツトの
アドレスを信号線の結線によシ上位側に１ビットシフト
してあり、空き状樫となった最下位のビットにＯを付加
することによシ偶数アドレスを得、最下位のビットに１
を付加することにより、奇数アドレスを得ることができ
るよう、最下位ビットの信号線には、０又は１を選択す
るためのスイッチ１２ａが接続しである。
数又は奇数アドレス発生カラ／り回路５を排し、原アド
レス発生カウンタ回路４とアドレス選択回路３の間に、
シフト回路１２を設け、シフト回路１２の出力が実質的
に前記偶数又は奇数アドレス発生カウンタ回路５の出力
と同一になるよう構成しである。このシフト回路１２は
、原アドレス発生カウ／り回路４が発生する８ビツトの
アドレスを信号線の結線によシ上位側に１ビットシフト
してあり、空き状樫となった最下位のビットにＯを付加
することによシ偶数アドレスを得、最下位のビットに１
を付加することにより、奇数アドレスを得ることができ
るよう、最下位ビットの信号線には、０又は１を選択す
るためのスイッチ１２ａが接続しである。
このため、シフト回路１２の付加ビットを０か１に切シ
換えることによシ、容易に偶数アドレス或いは奇数アド
レスが得られ、従来必要とした偶数又は奇数アドレスカ
ウンタ回路５を用いることなく、■縮小画面を得ること
ができる。
換えることによシ、容易に偶数アドレス或いは奇数アド
レスが得られ、従来必要とした偶数又は奇数アドレスカ
ウンタ回路５を用いることなく、■縮小画面を得ること
ができる。
なお、シフト回路１２のシフトによシネ要となった最上
位ビットは、１縮小画面の画家表示位置を指定するため
のビットとして利用することも可能である。
位ビットは、１縮小画面の画家表示位置を指定するため
のビットとして利用することも可能である。
このように、上記映像縮小装置１１は、１フイ一ルド分
の映像情報を記ｉ意するフィールドメモリ回路２から偶
数アドレス又は奇数アドレスの映像情報を読み出す際、
シフト回路１２が２進値に符号化された原アドレスを上
位側に１ビットシフトし、最下位ビットとして０又は１
を付加することにより、偶数アドレス又は奇数アドレス
を発生する構成としたから、原アドレスを発生する原ア
ドレス発生カウンタ回路４０曲に、偶数又は奇数アドレ
ス発生カウンタ回路５や分周回路等を別個に設ける必要
はなく、単にシフト回路１２ｔ−設けるだけでよいから
、回路構成の簡略化、製造゛コストの切り下げが可能で
ある。
の映像情報を記ｉ意するフィールドメモリ回路２から偶
数アドレス又は奇数アドレスの映像情報を読み出す際、
シフト回路１２が２進値に符号化された原アドレスを上
位側に１ビットシフトし、最下位ビットとして０又は１
を付加することにより、偶数アドレス又は奇数アドレス
を発生する構成としたから、原アドレスを発生する原ア
ドレス発生カウンタ回路４０曲に、偶数又は奇数アドレ
ス発生カウンタ回路５や分周回路等を別個に設ける必要
はなく、単にシフト回路１２ｔ−設けるだけでよいから
、回路構成の簡略化、製造゛コストの切り下げが可能で
ある。
以上説明したように、この発明によれば、１フィールド
又は１フレーム分の映像情報を記憶するメそす回路から
偶数アドレス又は奇数アドレスの映像情報を読み出す際
、２進値に符号化された原アドレスを上位側に１ビット
シフトし、最下位ビットとして０又は１を付加すること
によシ、偶数アドレス又は奇数アドレスを発生する構成
としたから、原アドレスを発生する原アドレス発生カウ
ンタ回路の他に、偶数又は奇数アドレス発生カウンタ回
路や分周回路等を別個に設ける必要はなく。
又は１フレーム分の映像情報を記憶するメそす回路から
偶数アドレス又は奇数アドレスの映像情報を読み出す際
、２進値に符号化された原アドレスを上位側に１ビット
シフトし、最下位ビットとして０又は１を付加すること
によシ、偶数アドレス又は奇数アドレスを発生する構成
としたから、原アドレスを発生する原アドレス発生カウ
ンタ回路の他に、偶数又は奇数アドレス発生カウンタ回
路や分周回路等を別個に設ける必要はなく。
単にシフト回路を設けるだけでよいから、回路構成の簡
略化、製造コストの切シ下げが可能である等の優れた効
果を奏する。
略化、製造コストの切シ下げが可能である等の優れた効
果を奏する。
第１図は、この発明の映像縮小装置の一実施例を示す回
路構成図、第２図は、従来の映像縮小装置の一例を示す
回路構成図である。 １１・・・映像縮小装置、２・・・フィールドメモリ回
路、４・・・原アドレス発生カウンタ回路・、１２・・
・シフト回路。
路構成図、第２図は、従来の映像縮小装置の一例を示す
回路構成図である。 １１・・・映像縮小装置、２・・・フィールドメモリ回
路、４・・・原アドレス発生カウンタ回路・、１２・・
・シフト回路。
Claims (1)
- １フィールド又は１フレーム分の映像情報を記憶するメ
モリ回路から、偶数アドレス又は奇数アドレスの映像情
報を読み出すことにより、原映像を縮小する映像縮小装
置であつて、２進値に符号化された原アドレスを上位側
に１ビットシフトし、最下位ビットとして０又は１を付
加することにより、偶数アドレス又は奇数アドレスを発
生するシフト回路を有する映像縮小装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21576284A JPS6194464A (ja) | 1984-10-15 | 1984-10-15 | 映像縮小装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21576284A JPS6194464A (ja) | 1984-10-15 | 1984-10-15 | 映像縮小装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194464A true JPS6194464A (ja) | 1986-05-13 |
Family
ID=16677805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21576284A Pending JPS6194464A (ja) | 1984-10-15 | 1984-10-15 | 映像縮小装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194464A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11807197B2 (en) | 2019-07-30 | 2023-11-07 | Mitsuba Corporation | Wiper arm |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435613A (en) * | 1977-08-25 | 1979-03-15 | Dainippon Screen Mfg | Method of and device for converting duplicating reproduction factor in picture scan recorder |
| JPS56156872A (en) * | 1980-05-08 | 1981-12-03 | Hitachi Ltd | Character display unit |
-
1984
- 1984-10-15 JP JP21576284A patent/JPS6194464A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435613A (en) * | 1977-08-25 | 1979-03-15 | Dainippon Screen Mfg | Method of and device for converting duplicating reproduction factor in picture scan recorder |
| JPS56156872A (en) * | 1980-05-08 | 1981-12-03 | Hitachi Ltd | Character display unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11807197B2 (en) | 2019-07-30 | 2023-11-07 | Mitsuba Corporation | Wiper arm |
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