JPS6196823A - 出力回路 - Google Patents
出力回路Info
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- JPS6196823A JPS6196823A JP59217709A JP21770984A JPS6196823A JP S6196823 A JPS6196823 A JP S6196823A JP 59217709 A JP59217709 A JP 59217709A JP 21770984 A JP21770984 A JP 21770984A JP S6196823 A JPS6196823 A JP S6196823A
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Links
- 230000001934 delay Effects 0.000 claims 1
- 102100030393 G-patch domain and KOW motifs-containing protein Human genes 0.000 abstract description 7
- 229910052982 molybdenum disulfide Inorganic materials 0.000 abstract description 7
- 239000003990 capacitor Substances 0.000 abstract description 5
- 101100262446 Arabidopsis thaliana UBA1 gene Proteins 0.000 abstract description 2
- 101100478187 Arabidopsis thaliana MOS4 gene Proteins 0.000 abstract 1
- 101710132461 Molybdenum cofactor sulfurase Proteins 0.000 description 26
- 101710116850 Molybdenum cofactor sulfurase 2 Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000001965 increasing effect Effects 0.000 description 3
- 101150090280 MOS1 gene Proteins 0.000 description 2
- 101100401568 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MIC10 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 101100273567 Arabidopsis thaliana CYCL1-1 gene Proteins 0.000 description 1
- 101100461812 Arabidopsis thaliana NUP96 gene Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000003601 intercostal effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、金属酸化膜電界効果トランジスタ（以下、Ｍ
ＯＳと呼ぶ）の相補型構成（以下、ＣＭ０８と呼ぶ）に
よる出力回路に関する。
ＯＳと呼ぶ）の相補型構成（以下、ＣＭ０８と呼ぶ）に
よる出力回路に関する。
従来、この種の出力回路は、第８図に示すように、高電
位電源端子１１と低電位電源端子１４との間に直列に接
続されたＰｉＭＯＳ１２とＮ型Ｍ０８１ＢからなるＣ
Ｍ ＯＳインバータで構成され、第４図ａ）に示される
ような波形の入力信号が信号入力端子１５から入力され
、信号出力端子１６から出力が出力される。
位電源端子１１と低電位電源端子１４との間に直列に接
続されたＰｉＭＯＳ１２とＮ型Ｍ０８１ＢからなるＣ
Ｍ ＯＳインバータで構成され、第４図ａ）に示される
ような波形の入力信号が信号入力端子１５から入力され
、信号出力端子１６から出力が出力される。
このＣＭＯＳインバータでは、入力信号がθレベルであ
る期間’Ｉ’１１．Ｔ１５ではＰ凰ＭＯＳ１２がオン、
Ｎ型Ｍ０８１Ｂがオフし、入力信号が論理ルベルである
期間Ｔ１ＢではＰ型ＭＯＳ１２がオフ、Ｎ型Ｍ０８１Ｂ
がオンし、入力信号の論理レベル切換わり時、すなわち
入力信号が電源１１．１４の電位の中間レベルにある期
間Ｔ１２゜Ｔ１４ではＰＭＯＳ１２とＮＭＯＳ１Ｂの双
方が同時にオンする。このため、電源１１．１４の間に
は、第４図己）に示されるように、Ｐ型ＭＯＳｔｚ、Ｎ
型ＭＯＳ１，Ｓのいずれかがオフする期間Ｔ１１゜Ｔ１
１Ｔ１５では直流的な電流は流れないが、Ｐ型ＭＯＳ１
２とＮ型ＭＯＳ］、３の双方が同時にオンする期間Ｔ１
Ｂ、Ｔ］４では直流的な電流が流れることになる（以下
、この電流を貫通電流と呼ぶ）。
る期間’Ｉ’１１．Ｔ１５ではＰ凰ＭＯＳ１２がオン、
Ｎ型Ｍ０８１Ｂがオフし、入力信号が論理ルベルである
期間Ｔ１ＢではＰ型ＭＯＳ１２がオフ、Ｎ型Ｍ０８１Ｂ
がオンし、入力信号の論理レベル切換わり時、すなわち
入力信号が電源１１．１４の電位の中間レベルにある期
間Ｔ１２゜Ｔ１４ではＰＭＯＳ１２とＮＭＯＳ１Ｂの双
方が同時にオンする。このため、電源１１．１４の間に
は、第４図己）に示されるように、Ｐ型ＭＯＳｔｚ、Ｎ
型ＭＯＳ１，Ｓのいずれかがオフする期間Ｔ１１゜Ｔ１
１Ｔ１５では直流的な電流は流れないが、Ｐ型ＭＯＳ１
２とＮ型ＭＯＳ］、３の双方が同時にオンする期間Ｔ１
Ｂ、Ｔ］４では直流的な電流が流れることになる（以下
、この電流を貫通電流と呼ぶ）。
前述した貫通電流は、大きな駆動能力を要する出力回路
ではこれを構成する０ＭＯＳの電流駆動能力も大きくな
るため大きな値となり、特に集積回路において多くの出
力端子が同一タイミングで論理反転する場合には個々の
貫通電流が重なり合うため極めて大きな値となる。
ではこれを構成する０ＭＯＳの電流駆動能力も大きくな
るため大きな値となり、特に集積回路において多くの出
力端子が同一タイミングで論理反転する場合には個々の
貫通電流が重なり合うため極めて大きな値となる。
その結果、集積回路上の電源ラインに大きな電圧ノイズ
が発生し、誤動作が誘発されるために集積回路のマスク
パターンの設計上大きな問題となる。さらに、電源その
ものが大きな電流容量を必要とすることから装置全体の
設計上においても大きな制約が生じ、また当然のことな
がら消費電力も太きい。
が発生し、誤動作が誘発されるために集積回路のマスク
パターンの設計上大きな問題となる。さらに、電源その
ものが大きな電流容量を必要とすることから装置全体の
設計上においても大きな制約が生じ、また当然のことな
がら消費電力も太きい。
上述したように、従来の０ＭＯＳ構造による出力回路は
、その高低電源間に流れる大きな貫通電流が不可避であ
るため、電源ラインのノイズによる誤動作が誘発される
と同時に、また集積密度が低下すること等のため装置が
大型化しコストが上昇する欠点があった。
、その高低電源間に流れる大きな貫通電流が不可避であ
るため、電源ラインのノイズによる誤動作が誘発される
と同時に、また集積密度が低下すること等のため装置が
大型化しコストが上昇する欠点があった。
本発明は、出力回路を構成するＰ型、Ｎ型ＭＯＳをそれ
ぞれ２設置列に接続し、これら各ＭＯＳに入力される入
力信号の位相をずらし、すべてのＭＯＳが同時にオンす
る期間をなくするかあるいは極めて短時間にするように
して、貫通電流を々くしあるいは抑制するよってしたも
のである。
ぞれ２設置列に接続し、これら各ＭＯＳに入力される入
力信号の位相をずらし、すべてのＭＯＳが同時にオンす
る期間をなくするかあるいは極めて短時間にするように
して、貫通電流を々くしあるいは抑制するよってしたも
のである。
本発明のＣＭ ＯＳ構造による出力回路は、信号入力端
子と、信号出力端子と、第１の電源端子と、第２の雷、
源端子と、前記信号入力端子に印加された入力信号を遅
延させる信号遅延回路と、前記信号遅延回路を介して入
力端子が前記信号入力端子に接続され、一端が前記第１
の電源端子に接続された第２のＰ型Ｍ（Ｊ８と該第２の
Ｐ型ＭＯＳの他端に一端が接続され、他端が前記信号出
力端子に接続され、入力端子が前記信号入力端子に接続
された第１のＰ型ＭＯＢとからなるｍｌの直列回路と、
前記信号遅延回路を介して入力端子が前記信号入力端子
に接続され、一端が前記第２の電源端子に接続された第
２のＮ型ＭＯＳと該第２のＮ型ＭＯＳの他端に一端が接
続され、他端が前記信号出力端子および前記第１のＰ型
ＭＯＳの他端に接続された第１のＮ型ＭＯＳとからなる
第２の直列回路とから構成されている。
子と、信号出力端子と、第１の電源端子と、第２の雷、
源端子と、前記信号入力端子に印加された入力信号を遅
延させる信号遅延回路と、前記信号遅延回路を介して入
力端子が前記信号入力端子に接続され、一端が前記第１
の電源端子に接続された第２のＰ型Ｍ（Ｊ８と該第２の
Ｐ型ＭＯＳの他端に一端が接続され、他端が前記信号出
力端子に接続され、入力端子が前記信号入力端子に接続
された第１のＰ型ＭＯＢとからなるｍｌの直列回路と、
前記信号遅延回路を介して入力端子が前記信号入力端子
に接続され、一端が前記第２の電源端子に接続された第
２のＮ型ＭＯＳと該第２のＮ型ＭＯＳの他端に一端が接
続され、他端が前記信号出力端子および前記第１のＰ型
ＭＯＳの他端に接続された第１のＮ型ＭＯＳとからなる
第２の直列回路とから構成されている。
以下、本発明の実施例を添付図面を参照して説明する。
第１図は本発明による出力回路の一実施例を示す回路図
である。第１のＰ型Ｍ ０８８と第２のＰ型ＭＯＳ２は
直列に接続されて第１の直列回路を形成している。第１
のＮ型ＭＯＳ４と第２のＭ型ＭＯＳ５は直列に接続され
て第２の直列回路予形成している。抵抗９と容量１０は
遅延回路を形成し、信号入力端子７に印加された入力信
号を時間ＴＤ（中間レベルの時間△Ｔと同じかわずかに
長い時間）だけ遅延させるように構成されている。高電
位電源端子１は第１の直列回路の第２のＰ型ＭＯＳ２の
一端に接続され、低電位電源端子であるＧＮＤ端子６は
ＩＥ２の直列回路の第２のＮ型ＭＯＳ５の一端に接続さ
れている。信号入力端子７の第１のラインは第１のＰ型
ＭＯＳと第１のＮ型ＭＯＳ４のそれぞれの入力端子に接
続され、一方信号入力端子７の第２のラインは抵抗９と
容量１０からなる遅延回路を経て第２のＰ型ＭＯＳ２と
第２のＮｆ１ＭＯＳ５のそれぞれの入力端子に接続され
ている。信号出力端子８は第１．第２の直列回路を接続
するラインの中点に接続されている。
である。第１のＰ型Ｍ ０８８と第２のＰ型ＭＯＳ２は
直列に接続されて第１の直列回路を形成している。第１
のＮ型ＭＯＳ４と第２のＭ型ＭＯＳ５は直列に接続され
て第２の直列回路予形成している。抵抗９と容量１０は
遅延回路を形成し、信号入力端子７に印加された入力信
号を時間ＴＤ（中間レベルの時間△Ｔと同じかわずかに
長い時間）だけ遅延させるように構成されている。高電
位電源端子１は第１の直列回路の第２のＰ型ＭＯＳ２の
一端に接続され、低電位電源端子であるＧＮＤ端子６は
ＩＥ２の直列回路の第２のＮ型ＭＯＳ５の一端に接続さ
れている。信号入力端子７の第１のラインは第１のＰ型
ＭＯＳと第１のＮ型ＭＯＳ４のそれぞれの入力端子に接
続され、一方信号入力端子７の第２のラインは抵抗９と
容量１０からなる遅延回路を経て第２のＰ型ＭＯＳ２と
第２のＮｆ１ＭＯＳ５のそれぞれの入力端子に接続され
ている。信号出力端子８は第１．第２の直列回路を接続
するラインの中点に接続されている。
次に、本実施例の動作を第２図のタイムチャートを参照
しながら説明する。信号入力端子７に第２図（１）に示
す入力信号が信号入力端子７を介して印加されると、Ｐ
型ＭＯＳ２とＮ型ＭＯＳには抵抗９と容ｆ１０によって
入力信号が時間ＴＤだけ遅延された第２図偲）に示すよ
うな入力遅延信号が印加される。この結果、期間Ｔ１の
間ではすべてのＭＯＳに論理レベル０の入力信号が印加
されているので、Ｐ型ＭＯＳ２，３がオンし、Ｎ型ＭＯ
Ｓ４，５がオフし、信号出力端子８には第２図（８）に
示すような論理レベル１の出力が出力されている。
しながら説明する。信号入力端子７に第２図（１）に示
す入力信号が信号入力端子７を介して印加されると、Ｐ
型ＭＯＳ２とＮ型ＭＯＳには抵抗９と容ｆ１０によって
入力信号が時間ＴＤだけ遅延された第２図偲）に示すよ
うな入力遅延信号が印加される。この結果、期間Ｔ１の
間ではすべてのＭＯＳに論理レベル０の入力信号が印加
されているので、Ｐ型ＭＯＳ２，３がオンし、Ｎ型ＭＯ
Ｓ４，５がオフし、信号出力端子８には第２図（８）に
示すような論理レベル１の出力が出力されている。
次の期間Ｔ２では入力信号ｑ）は中間レベルとなり入力
遅延信号０）は論理レベル０のままであるので、ＭＯＳ
２，３，４がオンし、ＭＯＳ５がオフしている。次の期
間Ｔ８では入力遅延信号０）は論理レベル０で入力信号
（１）が論理レベルｌになり、ＭＯＳ２，４がオンし、
ＭＯＳ８，５がオフしている。
遅延信号０）は論理レベル０のままであるので、ＭＯＳ
２，３，４がオンし、ＭＯＳ５がオフしている。次の期
間Ｔ８では入力遅延信号０）は論理レベル０で入力信号
（１）が論理レベルｌになり、ＭＯＳ２，４がオンし、
ＭＯＳ８，５がオフしている。
次の期間Ｔ４では入力信号σ）は論理レベル１で入力遅
延信号（２）が中間レベルとなり、ＭＯＳ２，４゜５が
オンし、Ｐ型ＭＯＳ３がオフしている。次の期間Ｔ５で
は入力信号α）、（２）は共に論理レベル１となり、Ｎ
型ＭＯＳ４，５がオンし、Ｐ型ＭＯＳ２，８がオフし、
信号出力端子８には論理レベルＯの出力信号が出力され
る。すなわち、期間Ｔ１〜Ｔ５の間すべてのＭＯＳ２，
８，４，５が同時にオンすることはない。なお、期間Ｔ
９は勿論、入力信号（ｌｌ、（２＞の論理レベルが再び
変わる期間Ｔ６〜Ｔ８の間でもＭＯＳ２，１４，５が同
時にオンすることがないことは上述した説明から容易に
類推されるところである。このようにして、入力信号の
全期間Ｔ１〜Ｔ９においてすべてのＭＯＳ１８，４，５
が同時にオンすることがないので、前述した貫通電流の
発生が完全に防止される。
延信号（２）が中間レベルとなり、ＭＯＳ２，４゜５が
オンし、Ｐ型ＭＯＳ３がオフしている。次の期間Ｔ５で
は入力信号α）、（２）は共に論理レベル１となり、Ｎ
型ＭＯＳ４，５がオンし、Ｐ型ＭＯＳ２，８がオフし、
信号出力端子８には論理レベルＯの出力信号が出力され
る。すなわち、期間Ｔ１〜Ｔ５の間すべてのＭＯＳ２，
８，４，５が同時にオンすることはない。なお、期間Ｔ
９は勿論、入力信号（ｌｌ、（２＞の論理レベルが再び
変わる期間Ｔ６〜Ｔ８の間でもＭＯＳ２，１４，５が同
時にオンすることがないことは上述した説明から容易に
類推されるところである。このようにして、入力信号の
全期間Ｔ１〜Ｔ９においてすべてのＭＯＳ１８，４，５
が同時にオンすることがないので、前述した貫通電流の
発生が完全に防止される。
なお、本実施例においては遅延時間ＴＤを中間レベルの
時間ΔＴと同じであるかあるいはわずかに長い時間に設
定した場合について述べたが、本発明はこれに限定され
ることなく例えば遅延時間ＴＤを時間ΔＴよりわずかに
短い時間に設定することもできる。この場合、前記ＭＯ
Ｓ２，８，４゜５が同時にオンし、前述の貫通電流が流
れることになるが、その期間は極めて短いので実際上太
き橙問題を生ずることはない。また、本実施例では遅延
回路として抵抗と容量による場合を例示したが、他の信
号を遅らせる手段、例えばインバータ２段接続０等の手
段を用いても同様の効果が得られることは勿論であ、る
。
時間ΔＴと同じであるかあるいはわずかに長い時間に設
定した場合について述べたが、本発明はこれに限定され
ることなく例えば遅延時間ＴＤを時間ΔＴよりわずかに
短い時間に設定することもできる。この場合、前記ＭＯ
Ｓ２，８，４゜５が同時にオンし、前述の貫通電流が流
れることになるが、その期間は極めて短いので実際上太
き橙問題を生ずることはない。また、本実施例では遅延
回路として抵抗と容量による場合を例示したが、他の信
号を遅らせる手段、例えばインバータ２段接続０等の手
段を用いても同様の効果が得られることは勿論であ、る
。
以上説明したように、本発明の０ＭＯＳ構造の出力回路
は、回路を搗成するＰ型、Ｎ型Ｍ（ＪＳをそれぞれ２設
置列に接続し、これらの各ｈｉ ｏ ｓに入力する入力
信号の位相をずらせることにより、すべてのＭＯ，Ｓが
同時にオンする肋間をなくするかあるいは極めて短時間
にするようにしたものであるから、高低電源端子間に流
れる貫通電流をなくしあるいは抑ＦｔｉｌＪすることが
でき、したがって集積回路のマスク設計時に電源１ＶＡ
の抵抗弁を厳密に考慮しなくてもノイズを発生すること
がなく、集積密度を大巾に向上できる利点がある。更に
、装置の電源容量ならびに消費電流を低減できるので、
装ば°を小型にし価格を低減できる利点がある。
は、回路を搗成するＰ型、Ｎ型Ｍ（ＪＳをそれぞれ２設
置列に接続し、これらの各ｈｉ ｏ ｓに入力する入力
信号の位相をずらせることにより、すべてのＭＯ，Ｓが
同時にオンする肋間をなくするかあるいは極めて短時間
にするようにしたものであるから、高低電源端子間に流
れる貫通電流をなくしあるいは抑ＦｔｉｌＪすることが
でき、したがって集積回路のマスク設計時に電源１ＶＡ
の抵抗弁を厳密に考慮しなくてもノイズを発生すること
がなく、集積密度を大巾に向上できる利点がある。更に
、装置の電源容量ならびに消費電流を低減できるので、
装ば°を小型にし価格を低減できる利点がある。
第１図は本発明による出方回路の一実施例の回路図、第
２図は第１図の実施例の各入力端子並び゛に信号出力端
子における信号のタイムチャート、第３図は従来の出方
回路の一例の回路図、第４図は第８図の回路の入力信号
等のタイムチャートである。 ｌ・・・電源端子 ２・・・第２のＰ型ＭＯＳ ｔ・・・第１のＰ型ＭＯＳ ４・・・第１のＮ型ＭＯＳ ５・・・第２のＮ型ＭＯＳ ６・・・ＧＮＤ端子 ？・・・信号入力端子 ８・・・信号出力端子 ９・・・抵 抗 １０・・・容 量 特許出願人 日本電気株式会社 第１図 第３図
２図は第１図の実施例の各入力端子並び゛に信号出力端
子における信号のタイムチャート、第３図は従来の出方
回路の一例の回路図、第４図は第８図の回路の入力信号
等のタイムチャートである。 ｌ・・・電源端子 ２・・・第２のＰ型ＭＯＳ ｔ・・・第１のＰ型ＭＯＳ ４・・・第１のＮ型ＭＯＳ ５・・・第２のＮ型ＭＯＳ ６・・・ＧＮＤ端子 ？・・・信号入力端子 ８・・・信号出力端子 ９・・・抵 抗 １０・・・容 量 特許出願人 日本電気株式会社 第１図 第３図
Claims (1)
- 信号入力端子と、信号出力端子と、第１の電源端子と、
第２の電源端子と、前記信号入力端子に印加された入力
信号を遅延させる信号遅延回路と、前記信号遅延回路を
介して入力端子が前記信号入力端子に接続され、一端が
前記第１の電源端子に接続された第２のＰ型ＭＯＳと該
第２のＰ型ＭＯＳの他端に一端が接続され、他端が前記
信号出力端子に接続され、入力端子が前記信号入力端子
に接続された第１のＰ型ＭＯＳとからなる第１の直列回
路と、前記信号遅延回路を介して入力端子が前記信号入
力端子に接続され、一端が前記第２の電源端子に接続さ
れた第２のＮ型ＭＯＳと該第２のＮ型ＭＯＳの他端に一
端が接続され、他端が前記信号出力端子および前記第１
のＰ型ＭＯＳの他端に接続された第１のＮ型ＭＯＳとか
らなる第２の直列回路とから構成されることを特徴とす
る出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217709A JPS6196823A (ja) | 1984-10-17 | 1984-10-17 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217709A JPS6196823A (ja) | 1984-10-17 | 1984-10-17 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196823A true JPS6196823A (ja) | 1986-05-15 |
Family
ID=16708504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59217709A Pending JPS6196823A (ja) | 1984-10-17 | 1984-10-17 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04301921A (ja) * | 1991-03-28 | 1992-10-26 | Nec Corp | インバータ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175218A (ja) * | 1983-03-24 | 1984-10-04 | Fujitsu Ltd | Ｃｍｏｓインバ−タ |
-
1984
- 1984-10-17 JP JP59217709A patent/JPS6196823A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175218A (ja) * | 1983-03-24 | 1984-10-04 | Fujitsu Ltd | Ｃｍｏｓインバ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04301921A (ja) * | 1991-03-28 | 1992-10-26 | Nec Corp | インバータ回路 |
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