JPS619735A - Ｃｐｕのリセツト方式 - Google Patents
Ｃｐｕのリセツト方式Info
- Publication number
- JPS619735A JPS619735A JP59130267A JP13026784A JPS619735A JP S619735 A JPS619735 A JP S619735A JP 59130267 A JP59130267 A JP 59130267A JP 13026784 A JP13026784 A JP 13026784A JP S619735 A JPS619735 A JP S619735A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- reset
- signal
- machine lock
- microcomputer system
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
狭嵜分互
本発明はマイクロコンピュータシステムに係り、特にマ
シンロック発生時におけろＣＰＵのリセット方式に関す
る。
シンロック発生時におけろＣＰＵのリセット方式に関す
る。
従来技術
一般に、マイクロコンピュータシステムにあっては、バ
スラインへのノイズの混入、プログラムエラー、マシン
の故障などによってマシンロック状態が発生すると、そ
れを検知してシステムのＣＰＵを初期状態にリセットさ
せるようにしている。
スラインへのノイズの混入、プログラムエラー、マシン
の故障などによってマシンロック状態が発生すると、そ
れを検知してシステムのＣＰＵを初期状態にリセットさ
せるようにしている。
しかして従来では、ＣＰＵから送出されるアドレスデー
タの最下位ビットデータの監視を行ない、そのビットデ
ータがある時間経っても変化しなくなったらマシンロッ
ク状態に陥ったものと判断してＣＰＵに強制的にリセッ
トをかける手段をとるようにしている（特開昭５９−３
２０４号公報参照）。
タの最下位ビットデータの監視を行ない、そのビットデ
ータがある時間経っても変化しなくなったらマシンロッ
ク状態に陥ったものと判断してＣＰＵに強制的にリセッ
トをかける手段をとるようにしている（特開昭５９−３
２０４号公報参照）。
しかしこのようなＣＰＵのリセット手段をとるのでは、
マイクロコンピュータシステムにおいてデータのバイト
単位での処理を行なわせる場合には問題ないが、データ
のワード単位での処理を行なわせるようにした場合には
アドレスデータの最下位ピッ１へが常に” ｏ ”であ
るためにＣＰＵの正常動作時にリセットがかけられてし
まうことになる。
マイクロコンピュータシステムにおいてデータのバイト
単位での処理を行なわせる場合には問題ないが、データ
のワード単位での処理を行なわせるようにした場合には
アドレスデータの最下位ピッ１へが常に” ｏ ”であ
るためにＣＰＵの正常動作時にリセットがかけられてし
まうことになる。
また、マシンロック状態の発生に対してＣＰＵのリセッ
トを行なわせるだけではマシンロックとなっている状態
が消えてしまい、その発生原因が不明となってその追求
が困難なものになってしまっている。
トを行なわせるだけではマシンロックとなっている状態
が消えてしまい、その発生原因が不明となってその追求
が困難なものになってしまっている。
」コケ
本発明は以上の点を考慮してなされたもので、第１の目
的として、マイクロコンピュータシステムにおけるマシ
ンロック状態の発生を確実に検知してＣＰＵのリセット
を行なわせることができるようにしたＣＰＵのリセット
方式を提供するものである。
的として、マイクロコンピュータシステムにおけるマシ
ンロック状態の発生を確実に検知してＣＰＵのリセット
を行なわせることができるようにしたＣＰＵのリセット
方式を提供するものである。
また本発明では第２の目的として、マシンロック状態の
発生時にＣＰＵのリセットを行なわせる際、そのときの
状態保持を行なわせてマシンロック状態の監視を行なわ
せることができるようにしたＣＰＵのリセット方式を提
供するものである。
発生時にＣＰＵのリセットを行なわせる際、そのときの
状態保持を行なわせてマシンロック状態の監視を行なわ
せることができるようにしたＣＰＵのリセット方式を提
供するものである。
さらに本発明では第３の目的として、マシンロック状態
の発生時に自己診断機能を発揮させることができるよう
にしたＣＰＵのリセット方式を提供するものである。
の発生時に自己診断機能を発揮させることができるよう
にしたＣＰＵのリセット方式を提供するものである。
１廣
本発明はその第１の目的達成のため、ＣＰＵからバスラ
インに送出される一定周期信号を監視し、ＣＰＵの正常
動作時よりも長い時間その一定周期信号が検知されない
ときにマイクロコンピュータシステムがマシンロック状
態に陥ったものと判定してＣＰＵのリセットを行なわせ
る手段をとるようにするものである。
インに送出される一定周期信号を監視し、ＣＰＵの正常
動作時よりも長い時間その一定周期信号が検知されない
ときにマイクロコンピュータシステムがマシンロック状
態に陥ったものと判定してＣＰＵのリセットを行なわせ
る手段をとるようにするものである。
また本発明はその第２の目的達成のため、ＣＰＵのリセ
ッ１〜を行なわせる際、特にそのリセット信号に応じて
そのときのバス状態をラッチさせるとともに、ＣＰＵの
制御下でそのラッチ内容をメモリに取り込んで記憶保持
させる手段をとるようにするものである。
ッ１〜を行なわせる際、特にそのリセット信号に応じて
そのときのバス状態をラッチさせるとともに、ＣＰＵの
制御下でそのラッチ内容をメモリに取り込んで記憶保持
させる手段をとるようにするものである。
さらに本発明はその第３の目的達成のため、ＣＰＵから
バスラインに送出される一定周期信号を監視し、ＣＰＵ
の正常動作時よりも長い時間その一定周期信号が検知さ
れないときにマイクロコンピュータシステムがマシンロ
ック状態に陥ったものと判定してＣＰＵに割込みをかけ
て自己診断プログラムを始動させる手段をとるようにす
るものである。
バスラインに送出される一定周期信号を監視し、ＣＰＵ
の正常動作時よりも長い時間その一定周期信号が検知さ
れないときにマイクロコンピュータシステムがマシンロ
ック状態に陥ったものと判定してＣＰＵに割込みをかけ
て自己診断プログラムを始動させる手段をとるようにす
るものである。
以下、添付図面を参照して本発明の一実施例について詳
述する。
述する。
第１図は本発明によるＣＰＵのリセット方式を具体的に
実施するための構成例を示すもので、ＣＰＵＩ、主メモ
リ２および入出力ボート３からなるマイクロコンピュー
タシステムにあって、そのバスラインに接続され、シス
テムの正常動作時にＣＰＵＩから出される一定周期信号
を監視してそれが一定周期から逸脱したときにマシンロ
ック状態の発生を検知する第１の単安定マルチバイブレ
ータ４と、そのマシンロック状態の検知出力に応じてＣ
ＰＵＩにリセット信号ＲＥを与える第２の単安定マルチ
バイブレータ５とを設けるようにしている。また各単安
定マルチバイブレータ４としては、それが一度トリガさ
れた励起状態中に再度トリガ入力が与えられたときに再
励起状態となる機能をもったものが使用される。図中、
ＡＤＤＲＥＳはアドレスバス、ＤＡＴＡはデータバス、
Ｃ０ＮＴＲ０Ｌは制御バスをそれぞれ示している。
実施するための構成例を示すもので、ＣＰＵＩ、主メモ
リ２および入出力ボート３からなるマイクロコンピュー
タシステムにあって、そのバスラインに接続され、シス
テムの正常動作時にＣＰＵＩから出される一定周期信号
を監視してそれが一定周期から逸脱したときにマシンロ
ック状態の発生を検知する第１の単安定マルチバイブレ
ータ４と、そのマシンロック状態の検知出力に応じてＣ
ＰＵＩにリセット信号ＲＥを与える第２の単安定マルチ
バイブレータ５とを設けるようにしている。また各単安
定マルチバイブレータ４としては、それが一度トリガさ
れた励起状態中に再度トリガ入力が与えられたときに再
励起状態となる機能をもったものが使用される。図中、
ＡＤＤＲＥＳはアドレスバス、ＤＡＴＡはデータバス、
Ｃ０ＮＴＲ０Ｌは制御バスをそれぞれ示している。
なおマイクロコンピュータシステムの正常動作時にＣＰ
ＵＩからバスラインに出される一定周期信号としては、
メモリリード信号、メモリライト信号、Ｉ１０リード信
号、Ｉ１０ライト信号、しディ信号、アドレスラッチ信
号など種々あり、そのうちの何れの信号を用いるように
してもよいが、ここでは−例として制御バスライン上の
アドレスラッチ信号ＡＬ（アドレスデータを主メモリ２
にランチさせるための信号でアドレスデータに先がけて
出力される）を採用している。
ＵＩからバスラインに出される一定周期信号としては、
メモリリード信号、メモリライト信号、Ｉ１０リード信
号、Ｉ１０ライト信号、しディ信号、アドレスラッチ信
号など種々あり、そのうちの何れの信号を用いるように
してもよいが、ここでは−例として制御バスライン上の
アドレスラッチ信号ＡＬ（アドレスデータを主メモリ２
にランチさせるための信号でアドレスデータに先がけて
出力される）を採用している。
このように構成されたものにあっては、制御バスライン
上のアドレスラッチ信号ＡＬの立上りにより単安定マル
チバイブレータ４が１−リガされるが、いまマイクロコ
ンピュータシステムが正常動作状態にあり、第２図に示
すように、ＣＰＵ１から制御バスライン上にアドレスラ
ッチ信号Ａ Ｌが一定の周期Ｔ１で出されている期間Ａ
では、単安定マルチバイブレータ４は再励起状態となっ
てその出力信号ＴＧがハイレベルｒｒ Ｈｒｒに保持さ
れている。その際、アドレスラッチ信号Ａ、 Ｌの周期
Ｔ１よりも単安定マルチバイブレータ４におけるコンデ
ンサＣ１と抵抗Ｒ１どの時定数により決まる励起時間Ｔ
２のほうが充分長くなるように設定している。したがっ
て、その期１！ＩＡ中は単安定マルチバイブレータ５は
何らトリガされることがなく、その出力信号ＲＥがハイ
レベル信号ｉｔ Ｈ１１に保持され、それによりＣＰＵ
Ｉに何らリセット指令が出されることがない。
上のアドレスラッチ信号ＡＬの立上りにより単安定マル
チバイブレータ４が１−リガされるが、いまマイクロコ
ンピュータシステムが正常動作状態にあり、第２図に示
すように、ＣＰＵ１から制御バスライン上にアドレスラ
ッチ信号Ａ Ｌが一定の周期Ｔ１で出されている期間Ａ
では、単安定マルチバイブレータ４は再励起状態となっ
てその出力信号ＴＧがハイレベルｒｒ Ｈｒｒに保持さ
れている。その際、アドレスラッチ信号Ａ、 Ｌの周期
Ｔ１よりも単安定マルチバイブレータ４におけるコンデ
ンサＣ１と抵抗Ｒ１どの時定数により決まる励起時間Ｔ
２のほうが充分長くなるように設定している。したがっ
て、その期１！ＩＡ中は単安定マルチバイブレータ５は
何らトリガされることがなく、その出力信号ＲＥがハイ
レベル信号ｉｔ Ｈ１１に保持され、それによりＣＰＵ
Ｉに何らリセット指令が出されることがない。
またマイクロコンピュータシステムが何らかの原因によ
りマシンロック状態になり、第２図に示すように、ＣＰ
ＵＩから制御バスライン上にアドレスラッチ信号ＡＬが
出されなくなると（図中Ｂはマシンロック期間を示して
いる）、単安定マルチバイブレータ４に再トリガがかか
らなくなり、最後にアドレスラッチ信号ＡＬが与えられ
てトリガされてから１２時間後にその出力信号ＴＧがロ
ーレベル” Ｌ ”に変化する。したがって、単安定マ
ルチバイブレータ４の出力信号ＴＧがローレベルＩＩ
Ｌ ＩＩに変化した時点ｔで単安定マルチバイブレータ
５にトリ゛ガがかかり、その出力信号ＲＥがコンデンサ
Ｃ２と抵抗Ｒ２どの時定数によって決まる励起期間Ｔ３
中ローレベル“Ｌ ＩＩに反転してＣＰＵ１のリセット
端子ＲＥにリセット指令が出されることになる。しかし
て、マイクロコンピュータシステムがマシンロック状態
に陥り、ＣＰＵＩから最後のアドレスラッチ信号ＡＬが
出されてから時間Ｔ１＋Ｔ２の経過後にはＣＰｔＪｌが
初期状態にリセットされてマイクロコンピュータシステ
ムがマシンロック状態から正常状態に自動的に抜は出し
、それによりＣＰＵＩが通常プログラムによる制御動作
を続行するようになる。
りマシンロック状態になり、第２図に示すように、ＣＰ
ＵＩから制御バスライン上にアドレスラッチ信号ＡＬが
出されなくなると（図中Ｂはマシンロック期間を示して
いる）、単安定マルチバイブレータ４に再トリガがかか
らなくなり、最後にアドレスラッチ信号ＡＬが与えられ
てトリガされてから１２時間後にその出力信号ＴＧがロ
ーレベル” Ｌ ”に変化する。したがって、単安定マ
ルチバイブレータ４の出力信号ＴＧがローレベルＩＩ
Ｌ ＩＩに変化した時点ｔで単安定マルチバイブレータ
５にトリ゛ガがかかり、その出力信号ＲＥがコンデンサ
Ｃ２と抵抗Ｒ２どの時定数によって決まる励起期間Ｔ３
中ローレベル“Ｌ ＩＩに反転してＣＰＵ１のリセット
端子ＲＥにリセット指令が出されることになる。しかし
て、マイクロコンピュータシステムがマシンロック状態
に陥り、ＣＰＵＩから最後のアドレスラッチ信号ＡＬが
出されてから時間Ｔ１＋Ｔ２の経過後にはＣＰｔＪｌが
初期状態にリセットされてマイクロコンピュータシステ
ムがマシンロック状態から正常状態に自動的に抜は出し
、それによりＣＰＵＩが通常プログラムによる制御動作
を続行するようになる。
また第３図はマシンロック発生時におけるバス状態を記
憶保持させるための具体的な構成例を示すもので、ここ
では特にマシンロック発生時に単安定マルチバイブレー
タ５からＣＰＵＩに出されるリセット指令をラッチ信号
としてそのときのアドレスバスＡＤＤＲＥＳ、データバ
スＤＡＴＡ。
憶保持させるための具体的な構成例を示すもので、ここ
では特にマシンロック発生時に単安定マルチバイブレー
タ５からＣＰＵＩに出されるリセット指令をラッチ信号
としてそのときのアドレスバスＡＤＤＲＥＳ、データバ
スＤＡＴＡ。
制御バスＣ０ＮＴＲ０Ｌにおける各内容をそれぞれ取り
込むラッチ６．７．８を設け、前述のようにｃｐｕｉが
リセットされた状態で内部ＲＯＭ ’３が始動されて各
ラッチ６．７．８の保持内容をそれぞれ主メモリ２に格
納させてのち通常のプログラムによる制御が実行される
ようにしている。
込むラッチ６．７．８を設け、前述のようにｃｐｕｉが
リセットされた状態で内部ＲＯＭ ’３が始動されて各
ラッチ６．７．８の保持内容をそれぞれ主メモリ２に格
納させてのち通常のプログラムによる制御が実行される
ようにしている。
またリセット指令のパルス数を計数するカウンタｌＯが
設けられており、それによりマイクロコンピュータシス
テムがマシンロック状態に陥った回数をカウントし、そ
のカウント値とともにそのときの各ラッチ６．７．８の
保持内容を主メモリ２に格納させて、そのメモリ内容を
参照することによりそれぞれのマシンロック発生時にお
けるバス状態を把握することができるようにしている。
設けられており、それによりマイクロコンピュータシス
テムがマシンロック状態に陥った回数をカウントし、そ
のカウント値とともにそのときの各ラッチ６．７．８の
保持内容を主メモリ２に格納させて、そのメモリ内容を
参照することによりそれぞれのマシンロック発生時にお
けるバス状態を把握することができるようにしている。
第４図にＣＰＵＩのリセット時の内部ＲＯＭ ９におけ
るプログラムのフローチャートを示している。図中、Ｎ
は各ラッチ６．７，８の保持内容を主メモリ２に格納す
るために必要なバイト数を、ｂは各ラッチ６．７．８の
保持内容を主メモリ２に格納させる開始アドレスをそれ
ぞれ示している。
るプログラムのフローチャートを示している。図中、Ｎ
は各ラッチ６．７，８の保持内容を主メモリ２に格納す
るために必要なバイト数を、ｂは各ラッチ６．７．８の
保持内容を主メモリ２に格納させる開始アドレスをそれ
ぞれ示している。
また第５図に、主メモリ２における各ラッチ内容の格納
状態を示している。図中イは１回目のマシンロック時に
おける各ラッチ内容の格納データ部分を、口は２回目の
マシンロック時における各ラッチ内容の格納データ部分
を、ハは３回目のマシンロック時における各ラッチ内容
の格納データ部分をそれぞれ示している。
状態を示している。図中イは１回目のマシンロック時に
おける各ラッチ内容の格納データ部分を、口は２回目の
マシンロック時における各ラッチ内容の格納データ部分
を、ハは３回目のマシンロック時における各ラッチ内容
の格納データ部分をそれぞれ示している。
しかして本発明にあってはこのようなマシンロック時に
おけるバス状態の記憶保持手段をとることにより、マシ
ンロック発生時におけるシステムのバス状態を確実に把
握することができ、その原因追求とデバッグ作業とを容
易になすことができるようになる。
おけるバス状態の記憶保持手段をとることにより、マシ
ンロック発生時におけるシステムのバス状態を確実に把
握することができ、その原因追求とデバッグ作業とを容
易になすことができるようになる。
さらに第６図はマシンロック発生時に自己診断機能を発
揮させるようにしたときの具体的な構成例を示すもので
、この場合は自己診断回路１１を設け、単安定マルチバ
イブレータ５から出されるリセット指令によりＣＰＵ１
に割込みをかけてＣＰＵＩの動作を自己診断プログラム
のある割込ルーチンにジャンプさせるとともに、その゛
リセット指令をラッチ信号としてマシンロック発生時に
おける各ラッチ６．７．８の保持内容を自己診断回路１
１に取り込ませるようにしている。なお自己診断プログ
ラムの中にはマシンロック発生時におけるバス状態に応
じた各種のプログラムが用意されており、自己診断回路
１１がマシンロック発生時における各ラッチ６．７．８
の保持内容を読み込んでそのときのマイクロコンピュー
タシステムの状況に応じた最適な自己診断プログラムを
始動させることができるようになっている。
揮させるようにしたときの具体的な構成例を示すもので
、この場合は自己診断回路１１を設け、単安定マルチバ
イブレータ５から出されるリセット指令によりＣＰＵ１
に割込みをかけてＣＰＵＩの動作を自己診断プログラム
のある割込ルーチンにジャンプさせるとともに、その゛
リセット指令をラッチ信号としてマシンロック発生時に
おける各ラッチ６．７．８の保持内容を自己診断回路１
１に取り込ませるようにしている。なお自己診断プログ
ラムの中にはマシンロック発生時におけるバス状態に応
じた各種のプログラムが用意されており、自己診断回路
１１がマシンロック発生時における各ラッチ６．７．８
の保持内容を読み込んでそのときのマイクロコンピュー
タシステムの状況に応じた最適な自己診断プログラムを
始動させることができるようになっている。
しかして本発明にあってはこのような自己診断機能をも
たせることにより、マイクロコンピュータシステムがマ
シンロック状態に陥って動作しなくなったときに、その
ときのバス状態に応じた最適な自己診断プログラムを始
動させることができ、システムに対して状況に応じた処
理を行なわせることができるようになる。
たせることにより、マイクロコンピュータシステムがマ
シンロック状態に陥って動作しなくなったときに、その
ときのバス状態に応じた最適な自己診断プログラムを始
動させることができ、システムに対して状況に応じた処
理を行なわせることができるようになる。
羞來
以上、本発明によるＣＰＵのリセット方式にあっては、
ＣＰＵからバスラインに出される一定周期信号に着目し
、その信号が一定周期で出されているか否かを監視する
ことによりマイクロコンピュータシステムにおけるマシ
ンロック状態の発生の有無を検知するようにしているた
めに、マシンロック発生時におけるＣＰＵのリセット、
マシンロック発生時におけるバス状態の記憶保持または
自己診断プログラムの始動を確実に行なわせることがで
きるという優れた利点を有している。
ＣＰＵからバスラインに出される一定周期信号に着目し
、その信号が一定周期で出されているか否かを監視する
ことによりマイクロコンピュータシステムにおけるマシ
ンロック状態の発生の有無を検知するようにしているた
めに、マシンロック発生時におけるＣＰＵのリセット、
マシンロック発生時におけるバス状態の記憶保持または
自己診断プログラムの始動を確実に行なわせることがで
きるという優れた利点を有している。
第１図は本発明を具体的に実施するための一構成例を示
すブロック図、第２図は同構成例における各部信号のタ
イムチャート、第３図は本発明を具体的に実施するため
の他の構成例を示すブロック図、第４図は同構成例にお
けるＣＰＵリセット時の内部ＲＯＭにおけるプログラム
のフローチャート、第５図は主メモリにおける各ラッチ
内容の格納状態を示す図、第６図は本発明を具体的に実
施するためのさらに他の構成例を示すブロック図である
。 ■・・ＣＰＵ ２・・・主メモリ ３・・・入出力ポ
ート４．５・・・単安定マルチバイブレータ ６，７．
８・・・ラッチ ９・・・内部ＲＯＭ ｔｏ・・カウ
ンタ １１・・自己診断回路
すブロック図、第２図は同構成例における各部信号のタ
イムチャート、第３図は本発明を具体的に実施するため
の他の構成例を示すブロック図、第４図は同構成例にお
けるＣＰＵリセット時の内部ＲＯＭにおけるプログラム
のフローチャート、第５図は主メモリにおける各ラッチ
内容の格納状態を示す図、第６図は本発明を具体的に実
施するためのさらに他の構成例を示すブロック図である
。 ■・・ＣＰＵ ２・・・主メモリ ３・・・入出力ポ
ート４．５・・・単安定マルチバイブレータ ６，７．
８・・・ラッチ ９・・・内部ＲＯＭ ｔｏ・・カウ
ンタ １１・・自己診断回路
Claims (3)
- １．ＣＰＵからバスラインに送出される一定周期信号
を監視し、ＣＰＵの正常動作時よりも長い時間その一定
周期信号が検知されないときにマイクロコンピュータシ
ステムがマシンロック状態に陥ったものと判定してＣＰ
Ｕのリセットを行なわせる手段をとるようにしたＣＰＵ
のリセット方式。 - ２．ＣＰＵからバスラインに送出される一定周期信号
を監視し、ＣＰＵの正常動作時よりも長い時間その一定
周期信号が検知されないときにマイクロコンピュータシ
ステムがマシンロック状態に陥ったものと判定してＣＰ
Ｕのリセットを行なわせる手段と、そのリセット信号に
応じてそのときのバス状態をラッチさせるとともに、Ｃ
ＰＵの制御下でそのラッチ内容をメモリに取り込んで記
憶保持させる手段とをとるようにしたＣＰＵのリセット
方式。 - ３．ＣＰＵからバスラインに送出される一定周期信号
を監視し、ＣＰＵの正常動作時よりも長い時間その一定
周期信号が検知されないときにマイクロコンピュータシ
ステムがマシンロック状態に陥ったものと判定してＣＰ
Ｕに割込みをかけて自己診断プログラムを始動させる手
段をとるようにしたＣＰＵのリセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130267A JPS619735A (ja) | 1984-06-25 | 1984-06-25 | Ｃｐｕのリセツト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130267A JPS619735A (ja) | 1984-06-25 | 1984-06-25 | Ｃｐｕのリセツト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS619735A true JPS619735A (ja) | 1986-01-17 |
Family
ID=15030195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130267A Pending JPS619735A (ja) | 1984-06-25 | 1984-06-25 | Ｃｐｕのリセツト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619735A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287346A (ja) * | 1986-06-06 | 1987-12-14 | Matsushita Electric Ind Co Ltd | リセツト装置 |
| JPH01108645A (ja) * | 1987-10-21 | 1989-04-25 | Oki Electric Ind Co Ltd | マイクロコンピュータ装置 |
| JPH0756775A (ja) * | 1993-08-11 | 1995-03-03 | Nec Corp | ウォッチドッグ回路 |
| JP2006099654A (ja) * | 2004-09-30 | 2006-04-13 | Nec Electronics Corp | 半導体回路装置 |
| JP2013182316A (ja) * | 2012-02-29 | 2013-09-12 | Kyocera Document Solutions Inc | 画像形成装置 |
-
1984
- 1984-06-25 JP JP59130267A patent/JPS619735A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287346A (ja) * | 1986-06-06 | 1987-12-14 | Matsushita Electric Ind Co Ltd | リセツト装置 |
| JPH01108645A (ja) * | 1987-10-21 | 1989-04-25 | Oki Electric Ind Co Ltd | マイクロコンピュータ装置 |
| JPH0756775A (ja) * | 1993-08-11 | 1995-03-03 | Nec Corp | ウォッチドッグ回路 |
| JP2006099654A (ja) * | 2004-09-30 | 2006-04-13 | Nec Electronics Corp | 半導体回路装置 |
| JP2013182316A (ja) * | 2012-02-29 | 2013-09-12 | Kyocera Document Solutions Inc | 画像形成装置 |
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