JPH0756775A - ウォッチドッグ回路 - Google Patents

Abstract

(57)【要約】 【目的】 回路規模を小さくして故障率を低下させ、故
障時のメンテナンス性を向上させるとともに、ＣＰＵを
暴走状態から正常動作に自動的に復帰させる。 【構成】 ウォッチドッグパルス監視部１はＣＰＵ３か
らウォッチドッグパルス信号が入力されると、リセット
信号発生部２への信号を予め設定した出力時間だけハイ
レベルとする。ウォッチドッグパルス監視部１は出力時
間が経過してもＣＰＵ３からウォッチドッグパルス信号
が入力されなければ、リセット信号発生部２への信号を
ロウレベルとする。リセット信号発生部２はウォッチド
ッグパルス監視部１からの信号がハイレベルからロウレ
ベルに変化すると、ＣＰＵ３に予め定めた設定時間だけ
リセット信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はウォッチドッグ回路に関
し、特にＣＰＵの暴走等の異常を検出するためのウォッ
チドッグ回路に関する。

【０００２】

【従来の技術】従来、この種のウォッチドッグ回路にお
いては、ＣＰＵから所定時間毎に出力されるウォッチド
ッグパルス信号を入力し、そのウォッチドッグパルス信
号が所定時間を経過しても入力されなくなったときにＣ
ＰＵの故障または暴走を検出してＣＰＵをリセットする
ようになっている。

【０００３】すなわち、ウォッチドッグ回路はＣＰＵか
らのウォッチドッグパルス信号の入力周期をカウントす
るためのタイマ手段と、タイムアップ時間を設定する設
定値信号出力手段と、タイマ手段からの信号と設定値信
号出力手段からの信号とを比較する比較手段とからなっ
ている。

【０００４】この比較手段の出力はローパスフィルタを
介してタイムアップ信号として出力され、このタイムア
ップ信号からＣＰＵの故障や暴走を検出するようになっ
ている。

【０００５】また、上記のウォッチドッグ回路において
は、比較手段の出力でセットされかつＣＰＵからのウォ
ッチドッグパルス信号でリセットされるフリップフロッ
プを用いて、ウォッチドッグ回路自身の故障を検出する
ようになっている。上述した技術に関しては、特開平２
−２４６６１２号公報に詳述されている。

【０００６】

【発明が解決しようとする課題】上述した従来のウォッ
チドッグ回路では、回路が多段構成されており、回路構
成が複雑になるとともに、部品点数も多くなるので、故
障率が高くなる可能性がある。

【０００７】また、ウォッチドッグ回路自身の故障を検
出する回路は、ウォッチドッグ回路全体の監視を行って
いるため、ウォッチドッグ回路内のどの部分で故障が発
生しているのかを知ることができず、ウォッチドッグ回
路自身の信頼性の向上にはつながらない。

【０００８】さらに、ＣＰＵの故障または暴走が検出さ
れたときに、ＣＰＵにリセット信号が出力されたままと
なるにもかかわらず、ＣＰＵを正常動作に復帰するため
の手段が設けられていない。

【０００９】そこで、本発明の目的は上記問題点を解消
し、回路規模を小さくして故障率を低下させることがで
き、故障時のメンテナンス性を向上させることができる
とともに、ＣＰＵを暴走状態から正常動作に自動的に復
帰させることができるウォッチドッグ回路を提供するこ
とにある。

【００１０】

【課題を解決するための手段】本発明によるウォッチド
ッグ回路は、中央処理装置から所定時間毎に出力される
パルス信号を監視して前記中央処理装置の異常を検出す
るウォッチドッグ回路であって、前記パルス信号の入力
に応答して予め設定した所定値の信号を前記所定時間よ
りも長い時間出力する監視手段と、前記所定値の信号が
変化したときに前記中央処理装置にリセット信号を予め
設定した時間送出する送出手段とを備えている。

【００１１】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００１２】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ウォッチドッグ回路はウォ
ッチドッグパルス監視部１とリセット信号発生部２とか
ら構成されている。

【００１３】ウォッチドッグパルス監視部１はＣＰＵ３
からイネーブル信号（ＥＮ）とウォッチドッグパルス信
号（ＷＤＰ）とが入力されると、リセット信号発生部２
への信号を予め設定した出力時間だけハイレベルとす
る。

【００１４】ウォッチドッグパルス監視部１は上記の出
力時間が経過する前にＣＰＵ３からウォッチドッグパル
ス信号が入力されると、リセット信号発生部２への信号
をそのままハイレベルとする。

【００１５】一方、ウォッチドッグパルス監視部１は上
記の出力時間が経過してもＣＰＵ３からウォッチドッグ
パルス信号が入力されなければ、リセット信号発生部２
への信号をロウレベルとする。

【００１６】リセット信号発生部２はウォッチドッグパ
ルス監視部１からの信号がハイレベルからロウレベルに
変化すると、ＣＰＵ３に予め定めた設定時間だけリセッ
ト信号（ＣＰＵ ＲＥＳＥＴ）を出力する。

【００１７】ＣＰＵ３はリセット信号発生部２からリセ
ット信号が入力されると、このリセット信号に応答して
初期化され、リセット信号が印加されなくなると動作を
開始する。

【００１８】図２は本発明の一実施例の具体的な構成例
を示す図である。図において、電源リセット回路４はＣ
ＰＵ３を搭載する回路あるいは装置における電源電圧が
安定になるまでリセット信号を出力し、そのリセット信
号をアンドゲート５を介してＣＰＵ３に印加する。

【００１９】ＣＰＵ３はリセット信号が印加されなくな
ると動作を開始し、ウォッチドッグパルス監視部１に対
してイネーブル信号を出力した後に、ウォッチドッグパ
ルス信号を出力する。

【００２０】ウォッチドッグパルス監視部１はデュアル
・リトリガブル・モノステーブル・マルチバイブレータ
（Ｄｕａｌ Ｒｅｔｒｅｇｇｅｒａｂｌｅ Ｍｏｎｏｓ
ｔａｂｌｅ Ｍｕｌｔｉｖｉｂｒａｔｅｒ）（以下マル
チバイブレータとする）１０と、コンデンサ１１と、抵
抗１２とから構成されている。

【００２１】マルチバイブレータ１０は入力端子Ｒａに
ＣＰＵ３からイネーブル信号が入力されると、出力Ｑａ
をハイレベルとする。このイネーブル信号の入力に続い
て、マルチバイブレータ１０には入力端子ＡａにＣＰＵ
３からウォッチドッグパルス信号が入力される。

【００２２】このウォッチドッグパルス信号の周期をＰ
ｔ１とし、コンデンサ１１の容量をＣ１、抵抗１２の抵
抗値をＲ１とすると、周期Ｐｔ１はコンデンサ１１と抵
抗１２とによる時定数であるので、周期Ｐｔ１はＲ１×
Ｃ１にほぼ等しい。

【００２３】よって、マルチバイブレータ１０はウォッ
チドッグパルス信号がＰｔ１時間以上検出できないと
き、つまりウォッチドッグパルス信号がＰｔ１時間以上
入力されなければ、出力Ｑａをロウレベルとする。

【００２４】すなわち、ＣＰＵ３が正常に動作し、ウォ
ッチドッグパルス信号が周期的にマルチバイブレータ１
０の入力端子Ａａに入力されていれば、出力Ｑａは入力
端子Ａａへのウォッチドッグパルス信号の立下りからＰ
ｔ１時間だけハイレベルとなるので、ウォッチドッグパ
ルス信号の入力毎にハイレベルが維持される。

【００２５】しかしながら、ＣＰＵ３が異常となってウ
ォッチドッグパルス信号の入力が止まると、Ｐｔ１時間
後にマルチバイブレータ１０の出力Ｑａはハイレベルか
らロウレベルへと変化する。

【００２６】リセット信号発生部２もウォッチドッグパ
ルス監視部１と同様に、マルチバイブレータ２０と、コ
ンデンサ２１と、抵抗２２とから構成されている。マル
チバイブレータ２０の入力端子Ａｂにはマルチバイブレ
ータ１０の出力Ｑａが入力されており、ＣＰＵ３の異常
によって出力Ｑａがハイレベルからロウレベルへと変化
すると、反転出力Ｑｂから任意の時間Ｐｔ２だけリセッ
トパルスを出力する。

【００２７】この任意の時間Ｐｔ２はコンデンサ２１と
抵抗２２とによる時定数であるので、コンデンサ１１の
容量をＣ２、抵抗１２の抵抗値をＲ２とすると、周期Ｐ
ｔ２はＲ２×Ｃ２にほぼ等しい。

【００２８】すなわち、マルチバイブレータ２０の反転
出力Ｑｂは、入力端子Ａｂに入力されるマルチバイブレ
ータ１０の出力Ｑａの立下りから時間Ｐｔ２だけロウレ
ベルのリセットパルスとなる。

【００２９】このリセットパルスはアンドゲート５を介
してＣＰＵ３に入力される。よって、ＣＰＵ３は任意の
時間Ｐｔ２だけリセットされ、この任意の時間Ｐｔ２が
経過すると、初期化されて正常動作を開始する。

【００３０】図３は本発明の一実施例の動作を示すタイ
ムチャートである。これら図１〜図３を用いて本発明の
一実施例の動作について説明する。

【００３１】ＣＰＵ３は動作開始と同時にイネーブル信
号をハイレベルとし、その直後にウォッチドッグパルス
信号を一定周期で出力する。ウォッチドッグパルス監視
部１のマルチバイブレータ１０はウォッチドッグパルス
信号が一定周期で入力され続ければ、出力Ｑａをイネー
ブル信号によってハイレベルに維持する。

【００３２】ＣＰＵ３が異常となってウォッチドッグパ
ルス信号の出力が止まると、マルチバイブレータ１０は
周期Ｐｔ１以上ウォッチドッグパルス信号が入力されな
いため、出力Ｑａをハイレベルからロウレベルへと変化
させる。

【００３３】リセット信号発生部２のマルチバイブレー
タ２０の反転出力Ｑｂはマルチバイブレータ１０の出力
Ｑａの立下りで任意の時間Ｐｔ２だけロウレベルとな
り、この反転出力Ｑｂがアンドゲート５を介してＣＰＵ
３にリセットパルスとして出力される。

【００３４】ＣＰＵ３はマルチバイブレータ２０の反転
出力Ｑｂによってリセットされ、マルチバイブレータ２
０の反転出力Ｑｂがハイレベルに戻るとリセット状態か
ら解放されて正常動作に復帰する。

【００３５】このように、ウォッチドッグパルス監視部
１及びリセット信号発生部２にマルチバイブレータ１
０，２０を使用し、マルチバイブレータ１０に出力Ｑａ
の出力のトリガとなるＣＰＵ３からのウォッチドッグパ
ルス信号がコンデンサ１１と抵抗１２とによる時定数の
時間Ｐｔ１以上入力されないときに出力Ｑａをロウレベ
ルとし、この出力Ｑａがロウレベルとなったときにマル
チバイブレータ２０の反転出力Ｑｂをコンデンサ２１と
抵抗２２とによる時定数の時間Ｐｔ２だけロウレベルと
してＣＰＵ３にリセットパルスを出力することによっ
て、ウォッチドッグ回路を２個の汎用ＩＣに夫々時定数
を決定するコンデンサ１１，２１及び抵抗１２，２２を
付加するだけで構成することができる。

【００３６】よって、ウォッチドッグ回路を小型にする
ことができるとともに、それら汎用ＩＣのメーカによっ
て保証された高い信頼性のある回路を実現することがで
きる。また、故障した場合には汎用ＩＣごと交換するこ
とが可能なので、メンテナンス性にも優れた回路を実現
することができる。

【００３７】さらに、リセット信号発生部２のマルチバ
イブレータ２０からＣＰＵ３へのリセット信号を１パル
スとしたことによって、ＣＰＵを暴走状態から正常動作
に自動的に復帰させることができる。

【００３８】

【発明の効果】以上説明したように本発明によれば、中
央処理装置から所定時間毎に出力されるパルス信号の入
力に応答して予め設定した所定値の信号を所定時間より
も長い時間出力し、この所定値の信号が変化したときに
中央処理装置にリセット信号を予め設定した時間送出す
ることによって、回路規模を小さくして故障率を低下さ
せることができ、故障時のメンテナンス性を向上させる
ことができるとともに、ＣＰＵを暴走状態から正常動作
に自動的に復帰させることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の具体的な構成例を示す図で
ある。

【図３】本発明の一実施例の動作を示すタイムチャート
である。

【符号の説明】

１ ウォッチドッグパルス監視部 ２ リセット信号発生部 ３ ＣＰＵ １０，２０ デュアル・リトリガブル・モノステーブル
・マルチバイブレータ １１，２１ コンデンサ １２，２２ 抵抗

Claims (2)

【特許請求の範囲】
1. 【請求項１】 中央処理装置から所定時間毎に出力され
   るパルス信号を監視して前記中央処理装置の異常を検出
   するウォッチドッグ回路であって、前記パルス信号の入
   力に応答して予め設定した所定値の信号を前記所定時間
   よりも長い時間出力する監視手段と、前記所定値の信号
   が変化したときに前記中央処理装置にリセット信号を予
   め設定した時間送出する送出手段とを有することを特徴
   とするウォッチドッグ回路。
2. 【請求項２】 前記監視手段は、前記パルス信号の入力
   に応答して前記所定値の信号を出力する第１のマルチバ
   イブレータ回路と、前記第１のマルチバイブレータ回路
   における前記所定値の信号の出力時間を設定する手段と
   を含み、 前記送出手段は、前記所定値の信号の入力に応答して前
   記リセット信号を出力する第２のマルチバイブレータ回
   路と、前記第２のマルチバイブレータ回路における前記
   リセット信号の出力時間を設定する手段とを含むことを
   特徴とする請求項１記載のウォッチドッグ回路。