JPS6197691A - デイスプレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、複数プレーンの画像メモリを備え。

ラスクスキャンＷＣＲＴディスプレイを用いて一グラフ
ィック表示を行な５０に好適なディスブレイ装置に関す
る。

（ロ）従来の技術 特開昭５９−１１４５８１号公報には、第１及び第２の
プレーンメモリを備え、その内容をラスクスキャン型デ
ィスプレイに表示する装置において、ビデオ選択スイッ
チとそのスイッチによる指定に応じてプレーン選択信号
を発生するビデオセレクタと、各プレーンメモリの出力
段に接続されプレーン選択信号に応答して開閉するＡＮ
Ｄゲートとを備え、第１及び第２のプレーンメモリの内
容を同時に、又は、別々に表示するディスプレイ装置が
開示されている。

（ハ）発明が解決しようとする問題点 従来の技術においては、ビデオ選択スイッチの操作に応
じてプレーンメモリの選択を行なうようにしているので
、各プレーンメモリの内容を各々単独に画面全体に表示
するか、あるいは１両プレーンメモリの内容を画面全体
圧型ね合わせて表示することしかできなかった。

即ち、プレーンの選択を行なったときは、各プレーンの
内容を１画面上に混在させて表示することはできなかっ
た。

に）問題点を解決するための手段 本発明は、複数プレーンの画像メモリと、画面アドレス
及びラスタアドレスを発生するＣＲＴコントローラと、
前記画像メモリの各プレーンを所定の大きさのメモリブ
ロックに区画した該メモリブロックの座標を示す列アド
レス及び行アドレスより成るブロックアドレスに前記画
面アドレスを変換する書換え可能なブロックアドレスマ
ツプメモリと、前記画像メモリの各プレーンの行方向を
ラスタに対応した１ドツトライン単位で分割したシリア
ルなラインアドレスに前記行アドレス及びラスタアドレ
スを変換する書換え可能なラインアドレスマツプメモリ
とを備え、前記列アドレス及びラインアドレスで前記画
像メモリをアドレス指定するディスプレイ装置において
、前記画面アドレスの各位に対応して第１プレーン選択
データを記憶する書換え可能な第１制御メそりと、前記
行アドレス及びラスタアドレスの各位に対応して第２プ
レーン選択データを記憶する書換え可能な第２制御メモ
リと、第１表示モードと第２表示モードのモード指定を
行なうモード指定信号と前記第１及び第２プレーン選択
データを入力し、前記第１表示モードでは前記複数プレ
ーンの画像メモリから読出された画像データを全て出力
し、第２表示モードでは前記第１及び第２選択プレーン
データに応じて前記画像メモリの唯一のプレーンの画像
データのみを選択して出力するプレーン選択回路とを設
げて構成したものである。

（ホ）作用 本発明では、ブロックアドレスマツプメモリ及びライン
アドレスマツプメモリにより、画像メモリの１プレーン
の１メモリブロツクを１ドツトライン単位で指定し、対
応する画像データを画面の任意のラスタに対応させるこ
とができ、又、第１゜及び第２制御メモリにより１メモ
リブロツクの１ドツトライン単位でプレーン選択を行な
え、且つ、プレーン選択回路を備えているので、複数の
プレーンを連続した大容量画像メモリとして扱い、複数
プレーンに跨る大画像を書込み、この任意の一部の画像
を画面上に表示し、更には、各マツプメモリ及び制御メ
モリの内容を書換えることにより、ブロック単位及び１
ドツトライン単位に画面に表示すべき画像位置を移動す
ることが可能となる。

（へ）実施例 第１図は本発明の実施例を示すブロック図であり、（１
）はＲ，Ｇ、　Ｂ、　　Ｉ　（インテンシテイ−）に各
々対応する４つのプレーン（ＩＲ）、（ｔＧ）。

（ＩＢ）、（ＩＩ）より成り、１プレーンが１画面以上
の容量を有する画像メモＩＪ　、　（２）は画面アドレ
スＭＡ及びラスタアドレスＲＡを発生するＣＲＴコント
ローラ、（３）は画面アドレスＭＡがアドレスとして与
えられ、列アドレスＸ及び行アドレスＹより成るブロッ
クアドレスに画面アドレスＭＡを変換する書換え可能な
ブロックアドレスマツプメモリ、（４）は行アドレスＹ
及びラスタアドレスＲＡがアドレスとして与えられ、両
アドレス情報をラインアドレスに変換するラインアドレ
スマツプメモリ％（５）はドツトクロックＤＯＴＣＫ、
キャラクタクロックＣＨＲＣＫ、ロード信号ＬＯＡＤ等
のタイミング信号を発生するタイミング制御回路。

（６Ｒ）〜（６エ）は各プレーン（ＩＲ）〜（ＩＩ）か
ら読出したパラレル画像データをドツトクロックＤ　０
ＡｃＫに基づいてシリアルデータに変換するパラレルシ
リアル変換回路Ｐ１５．＜７）は両マツプメモリ及び画
像メモリにデータバスＤＢＵＳを介してデータを書込む
ためのＣＰＵ、（８）〜顛はアドレスバス人ＢＵＳを介
してＣＰＵから与えられるアドレスと、ＣＲＴコントロ
ーラあるいはマツプメモリから与えられるアドレスとを
、キャラクタクロックＣＨＲＣＫに応じて選択するマル
チプレクサＭＰＸ、（ロ）はＣＰＵからのアドレスとリ
ードイネーブル信号ＲＥ及びライトイネーブル信号ＷＥ
とを入力し、マツプメモリ（３）（４）及び画像メモリ
の各プレーン（ＩＲ）（ＩＧ）（ＩＢ）（１工）のメ４
９選択を行ない、且つ、読出し及び書込みの制御を行な
うリードライト制御回路である。

ここで、ディスプレイ画面と画面アドレス及びラスタア
ドレスとの関係を第２図に示すと、ディスプレイ画面が
４８Ｘ４８ドツト、即ち、キャラクタで表わすと１２字
×６行の構成である場合、画面アドレスＭＡは１キヤラ
クタに対応する４×８ドツトの表示空間の画面位置を示
すものであり、画面左上端から右下端に向かって、０〜
７１のアドレスが割り当てられる。又、ラインアドレス
Ｒ人は１画面アドレスにより指定される画面の１表示空
間においてスキャンすべきラスタの位置を示すもので、
各表示空間に対してθ〜７までのラスタアドレスが割り
当てられている。

一方、画像メモリ（１）の各プレーンは、第３図に示す
ように、６４Ｘ６４ドツトの容量を有しており、各プレ
ーンを８Ｘ８ドツトのメモリブロックに区画し、各メモ
リブロックの座標を列アドレスＸ及び行アドレスＹより
成るブロックアドレス（０，０）〜（７，７）で表わし
、又、行方向をラスタに対応する１ドツトライン単位で
分割し、各ドツトラインをシリアルなラインアドレスＯ
〜６３で表わし、ブロックアドレスＸ及びＹとラインア
ドレスＬＡを、各々、ブロックアドレスマツプメモリ（
３）とラインアドレスマツプメモリ（４）に書込むよう
圧している。尚、第３図の太線で示すエリアが１画面の
容量に相当する。

ところで、本実施例では、プレーンを選択するためのプ
レーン選択データなり１２とＬ９の２ビツトで構成して
おり、プレーン選択データＢ１２を画面アドレスの６値
に対応して記憶する第１制アドレスの６値に対応して記
憶する第３制御メモリとを、ブロックアドレスマツプメ
モリ（３）の一部として構成している。又、プレーン選
択データＬ９を行アドレスＹ及びラスタアドレスＲＡの
６値に対応して記憶する第２制御メモリを、ラインアド
レスマツプメモリ（４）の一部として構成している。

即ち、第４図に示すように、ブロックアドレスマツプメ
モリ（３）には各画面アドレスに対して、Ｏ〜４ビット
目までに行アドレスＹを、５〜１０ビツト目までに列ア
ドレスＸｔｔ％１２ビット目にプレーン選択データＢ１
２を、そして、１５ビツト目にモード指定データＢ１５
を記憶する構成とし。

又、第５図に示すように、ラインアドレスマツプメモ１
バ４）には１行アドレスＹ及びラスタアドレスＲＡの６
値に対して、θ〜８ビット目までにラインアドレスＬＡ
を、９ビツト目にプレーン選択データＬ９を記憶する構
成としている。そして、パラレルシリアル変換回路（６
Ｒ）〜（６Ｉ）の後に設けたプレーン選択回路（２）で
プレーン選択データＢ１２及びＬ９とモード指定データ
Ｂ１５に応じて各プレーンからの画像データが選択出力
される。

そこで、第６図にプレーン選択回路（ロ）の具体回路例
を、そして、そのタイミングチャートを第７図に示す。

第６図において、（Ｌｌ及びα４）４１キヤラクタクロ
ツクＣＨＲＣＫをラッチパルスとするラッチ回路、（至
）〜（至）はパラレルシリアル変換回路（６Ｂ）〜（６
エ）の各々の出力に接続されたＡＮＤゲート、ｃｌ傷〜
（ハ）はＮＡＮＤゲート、−〜翰はインバータで　、あ
り、ラッチ回路（２）にモード指定データＢ１５及びプ
レーン選択データＢ１２及びＢ９が入力され。

画像メモリ（１）の各プレーンからのパラレル画像デー
タをパラレルシリアル変換回路（６Ｂ）〜（６Ｉ）ヘロ
ードするためのロード信号ＬＯＡＤはＮＡＮＤゲート（
財）及び翰に入力される。

そこで、先ず、第１表示モードを指定するｒＬＪのモー
ド指定データＢ１５が入力されたとすると。

ラッチ回路（至）の対応する出力が「Ｌ」となり、ＮＡ
ＮＤゲートα呻及び翰の出力が常にｒＨＪとなるためＮ
ＡＮＤゲート（ハ）及び翰がイネーブルとなり、ロード
信号ＬＯＡＤとキャラクタクロックＣＨＲＣＫが共に「
Ｈ」のとき両ＮＡＮＤゲートＱη及び翰からｒＬＪの信
号が出力され、パラレルシリアル変換回路（６Ｂ）〜（
６Ｉ）全てに、各プレーン（ＩＢ）〜（１工）からのパ
ラレル画像データがロードされ、シリアルデータに変換
される。一方、Ｂ１５の対応するラッチ回路（至）の出
力によりＮＡＮＤゲーＨ３及び（財）はディセーブルさ
れるので、その出力は常に「Ｈ」となり、キャラクタク
ロックＣＨＲＣＫが立下がると、ラッチ回路（ロ）の創
出力は共にｒＨＪとなり、従って、ＡＮＤゲート（至）
〜（至）は全てイネーブルとなる。このため、Ｒ２Ｏ，
Ｂ、Ｉの各プレーンから読出された画像データが同時に
出力され、画面上では各プレーンの画像の重ね合わせ表
示が為される。即ち、カラー１６色の表示が可能となる
。

次に、モード指定データＢ１５が第２表示モードを指定
するｒＨＪであり、今、仮に、プレーン選択データＢ１
２及びＢ９が共にｒＬＪであったとする。

この場合、ラッチ回路０ヘデータが取込まれると、モー
ド指定データＢ１５がｒＨＪなので、ＮＡＮＤゲートａ
９及び翰はイネーブル状態となるが、プレーン選択デー
タＢ１２がｒＬＪであるため、ＮＡＮＤゲ−Ｈ傷の１ｆ
ｊ７］ｋ！　ｒＨｊ　となっ”ｃＮＡＮＤゲート（２）
はイネーブル状態となり、ＮＡＮＤゲート−〇出力はｒ
ＬＪとなる。このため、ＮＡＮＤゲーＩｎの出力は他の
２本の信号とは無関係にｒＨＪとなり、パラレルシリア
ル変換回路（６Ｒ）及び（６エ）へはプレーン（ＩＲ）
及び（ＩＩ）からの画像データがロードされず、シリア
ルデータ１ま出力されない。ところが、ＮＡＮＤゲート
■はイネーブル状態であるから、ロード信号ＬＯＡＤと
キャラクタクロックＣＨＲＣＫが共にｒＨＪのときその
出力がｒＬＪとなって各プレーン（ＩＢ）及び（ＩＧ）
からの画像データが各々パラレルシリアル変換回路（６
Ｂ）及び（６Ｇ）にロードされる。

これまでで、Ｂ及びＧに対応するプレーン（ＩＢ）及び
（ＩＧ）が選択されたこととなる。

ところで、モード指定データＢ１５に対応するラッチ回
路０の出力がｒＨＪとなると、ＮＡＮＤゲート（財）及
び（財）はイネーブル状態となるが、プレーン選択デー
タＬ９が「Ｌ」なので、ＮＡＮＤゲート翰の出力は「Ｌ
」、そして、ＮＡＮＤゲート（ハ）の出力は「Ｈ」とな
る。このため、ＡＮＤゲート（至）及びｑηがイネーブ
ルされ、他のＡＮＤゲートＱＯ及び（至）はディセーブ
ルされる。ところが、Ｒのプレーン（ＩＲ）の画像デー
タはロードされていないので、結局、Ｂのプレーン（Ｉ
Ｂ）の画像データのみがＡＮＤゲート（至）を介して出
力されることとなる。即ち、Ｂのプレーン（ＩＢ）のみ
が選択されることになる。

以下、同様に、第８図に示すような、プレーン選択デー
タＢ１２とＢ９の組合わせにより、選択されるプレーン
が決定される。

ここで、プレーン選択データＢ１２は８×８ドツトのメ
モリブロック単位にブロックアドレスマツプメモリ（３
）に記憶されており、プレーン選択データＬ９は１ドツ
トライン単位にラインアドレスマツプメモリ（４）に記
憶されているので、プレーンの選択は、８×１ドツト単
位にきめ細かく指定できる。

そこで、＠２表示モードを用いて、４つのプレーン（Ｉ
Ｒ）〜（ＩＩ）を連続した１つの４画面サイズの画像メ
硲りとして取り扱う例を以下に示す。

例えば、第９図に示すように、画像メモリ（１）の各プ
レーン（ＩＲ）〜（ＩＩ）にＣＰＵ（７）から連続した
画像を書込んでおき１画面には各プレーンが接する中央
部の画像を表示するものとする。

この場合、先ず、第１０図に示すようにブロックアドレ
スマツプメモリ（３）には、画面の左半分に相当する画
面アドレスにプレーン選択データＢ１２としてｒＯＪを
書込み、右半分に相当する画面アドレスにプレーン選択
データＢ１２として「１」を書込む。更に、１行目の画
面アドレスＯ〜１１に対しては行アドレスＹとしてｒＯ
Ｊを書込み。

以下、２〜６行目の画面アドレスに対して行アドレスＹ
として「１」〜「５」を順に書込む。又、メモリブロッ
クの１列目〜３列目に相当する画面アドレスに対しては
列アドレスＸとして「５」〜「７」を、４列目〜６列目
に相当する画面アドレスに対しては列アドレスＸとして
ｒＯＪ〜「２」を順に書込む。一方、ラインアドレスマ
ツプメモリ（４）には、第１１図に示すように、先ず１
画面の上半分及び下半分に相当する画面アドレスに、プ
レーン選択データＬ９として、各々、「０」及び「１」
を書込み、行アドレスθ〜２に対してラスクアドレスＲ
Ａの増加に伴なって、ｒ４０Ｊ〜「６３」のシリアルな
ラインアドレスＬＡを書込み、行アドレス３〜５に対し
てはラスクアドレスＲＡの増加に伴ない、「０」〜ｒ２
３ＪのシリアルなラインアドレスＬＡを書込む。

このように、各マツプメモリにデータを書込めば、Ｂプ
レーン（ＩＢ）においては列アドレスＸが５〜７でライ
ンアドレスＬＡが４０〜６３までの画像データが画面左
上部に表示され、Ｇプレーン（ＩＧ）においては、列ア
ドレスＸが０〜２でラインアドレスＬＡが４０〜６３ま
での画像データが画面右上部に表示される。そして、Ｒ
プレーン（ＩＲ）においては、列アドレスＸが５〜７で
ラインアドレスＬＡがθ〜２３までの画像データが、又
、■ブレーン（１工）においては１列アドレスＸがθ〜
２でラインアドレスＬＡがθ〜２３までの画像データが
、画面の左下部及び右下部に各々表示され、従って、４
画面サイズで描かれた画像の一部、即ち、第９図の正方
形αで囲ったように、山の頂上部分が画面に表示される
こととなる。

そこで、ラインアドレスマツプメモ１バ４）のラインア
ドレス４０〜６２を各々インクリメントした値４１〜６
３に、そして、ラインアドレスＯ〜２３も各々インクリ
メントした値１〜２４に書換え、更に、行アドレス及び
ラスクアドレス（Ｙ、ＲＡ）°　が（２，７）に対応す
るラインアドレス「６３」及びプレーン選択データｒＯ
Ｊを、各々、「０」及び「１」に書換えれば、全体に１
ドツトラインだけ下方にスクロールすることができ、同
様の動作を繰り返せば、４画面サイズに描かれた山の画
像を頂点から真っすぐ下方に向かって連続して眺めるこ
とができる。勿論、ラインアドレスＬＡとしてディクリ
メントした値を順次書込み、且つ、プレーンの境界にお
いてプレーン選択データＬ９を書換えれば、上方へのド
ツトスクロールも可能である。

又、ブロックアドレスマツプメモリ（３）において、列
アドレスＸ及びプレーン選択データＢ１２を書換えれば
左右方向へのメモリブロック単位の移動が可能であり、
例えば、列アドレス５〜７を４〜６に、列アドレス０，
１．２を７．０．１に、更には、列アドレス７に相当す
る画面アドレス（４゜５）（１６，１７）（２８，２９
）（４０，４１）（５２゜５３）（６４，６５）のプレ
ーン選択データ０を１に書換えれば左方への移動が行な
える。

従ッて、ブロックアドレスマツプメモリ（３）及びライ
ンアドレスマツプメモリ（４）の内容を書換えれば、４
画面サイズの画像メモリに描かられ画像の任意の位置の
画像を自由に画面上に映し出すことができ、例えば、Ｇ
プレーンの太陽、Ｂプレーンノ雲、Ｒプレーンの山の麓
の家を画面に表示することも容易に行なえる。

ところで、上述の実施例においては、モード指定データ
Ｂ１５をブロックアドレスマツプメモリ（３）に記憶し
、メモリブロック単位にモード指定を行なえるようにし
たが、モード指定レジスタを設け、１画面スキャン終了
時必要なときに、ＣＰＵ（７）よりその内容を書換える
ことにより画面単位にモード指定を行なうようにしても
よい。又、ブレーン選択回路＠の出力であるＲ、　Ｇ、
　Ｂ、　　Ｉの各ビデオ信号を直接カラーディスプレイ
に入力すると、各プレーンの表示は予め定められた色表
示となるが、特開昭５９−８４２９５号に開示されてい
るような所謂パレットレジスタを接続して、その内容を
ＣＰＵにより書換えれば、所望の色表示が行なえる。

（ト）　発明の効果 本発明に依れば、同一画面上に複数のプレーンの画像を
混在させて表示可能となり、しかも１画像メモリの各プ
レーンの選択を１メモリブロツクの１ドツトライン単位
にきめ細（行なえる。又、複数のプレーンを連続した大
容量画像メモリとして扱い、複数プレーンに跨る大画像
を書込み、この任意の一部の画像を画面上に表示゛し、
更には。

ブロック単位あるいは１ドツトライン単位に画像の移動
が可能となり、非常に便利となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は表
示画面と画面アドレス及び、ラインアドレスとの対応を
示す説明図、第３図は画像メモリの各プレーンとブロッ
クアドレス及びラインアドレスとの対応を示す説明図、
第４図及び第５図は各々ブロックアドレスマツプメモリ
及びラインアドレスマツプメモリの記憶フォーマットを
示す説明図、第６図はプレーン選択回路の具体回路図、
第７図はプレーン選択回路の動作を説明するためのタイ
ミングチャート、第８図はプレーン選択データと各プレ
ーンとの関係を示す説明図、第９図は各プレーンの画像
と表示画面との関係を示す説明図、第１０図及び第１１
図は各々ブロックアドレスマツプメモリとラインアドレ
スマツプメモリの内容を示す説明図である。 主な図番の説明 （１）　（Ｉ　Ｒ）〜（１工）・・・画像メモリ、　（
２）・・・ＣＲＴコントローラ、　　（３）・・・プロ
ックア）’　Ｖ　スーｒツブメモリ、　（４）・・・ラ
インアドレスマツプメモリ。 （６Ｒ）〜（６エ）・・・パラレルシリアル変換回路、
（ロ）・・・プレーン選択回路。 出願人　三洋電機株式会社　外１名 代理人　弁理士　佐　野　靜　夫 第２図 第４　図 第５図 Ｌ９　　　　　　ＬＡ 這８図 第９図

Claims (2)

【特許請求の範囲】
1. （１）複数プレーンの画像メモリと、画面アドレス及び
   ラスタアドレスを発生するＣＲＴコントローラと、前記
   画像メモリの各プレーンを所定の大きさのメモリブロッ
   クに区画した該メモリブロックの座標を示す列アドレス
   及び行アドレスより成るブロックアドレスに前記画面ア
   ドレスを変換する書換え可能なブロックアドレスマップ
   メモリと、前記画像メモリの各プレーンの行方向をラス
   タに対応した１ドットライン単位で分割したシリアルな
   ラインアドレスに前記行アドレス及びラスタアドレスを
   変換する書換え可能なラインアドレスマップメモリとを
   備え、前記列アドレス及びラインアドレスで前記画像メ
   モリをアドレス指定するディスプレイ装置において、前
   記画面アドレスの各値に対応して第１プレーン選択デー
   タを記憶する書換え可能な第１制御メモリと、前記行ア
   ドレス及びラスタアドレスの各値に対応して第２プレー
   ン選択データを記憶する書換え可能な第２制御メモリと
   、第１表示モードと第２表示モードのモード指定を行な
   うモード指定信号と前記第１及び第２プレーン選択デー
   タを入力し、前記第１表示モードでは前記複数プレーン
   の画像メモリから読出された画像データを全て出力し、
   第２表示モードでは前記第１及び第２選択プレーンデー
   タに応じて前記画像メモリの唯一のプレーンの画像デー
   タのみを選択して出力するプレーン選択回路とを具備し
   たことを特徴とするディスプレイ装置。
2. （２）特許請求の範囲第１項において、前記第１及び第
   ２制御メモリは、各々、ブロックアドレスマップメモリ
   及びラインアドレスマップメモリの一部として構成され
   たことを特徴とするディスプレイ装置。