JPS6352179A - デイスプレイ用ｒａｍの配置方法 - Google Patents
デイスプレイ用ｒａｍの配置方法Info
- Publication number
- JPS6352179A JPS6352179A JP61196900A JP19690086A JPS6352179A JP S6352179 A JPS6352179 A JP S6352179A JP 61196900 A JP61196900 A JP 61196900A JP 19690086 A JP19690086 A JP 19690086A JP S6352179 A JPS6352179 A JP S6352179A
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- Japan
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- line
- data
- address
- character
- ram
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- Pending
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/02—Storage circuits
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
- G09G5/222—Control of the character-code memory
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ディスプレイにキャラクタおよびグラフィックを重ねて
表示する場合に、アドレスの上位桁のシフトによって次
のラインに移行できるようにするために設けられる、グ
ラフィックのデータをラインのデータの末尾におけるア
ドレスの余りを各行ごとに設ける必要をなくして、ＲＡ
Ｍの使用効率を向上する。
表示する場合に、アドレスの上位桁のシフトによって次
のラインに移行できるようにするために設けられる、グ
ラフィックのデータをラインのデータの末尾におけるア
ドレスの余りを各行ごとに設ける必要をなくして、ＲＡ
Ｍの使用効率を向上する。
本発明はディスプレイ用ＲＡＭの配置方法に係り、特に
ディスプレイにキャラクタおよびグラフィックを重ねて
表示する場合にＲＡＭの使用効率を向上することができ
るディスプレイ用ＲＡＭの配置方法に関するものである
。
ディスプレイにキャラクタおよびグラフィックを重ねて
表示する場合にＲＡＭの使用効率を向上することができ
るディスプレイ用ＲＡＭの配置方法に関するものである
。
陰極線管（ＣＲＴ）表示器等のディスプレイにおいて、
キャラクタ（文字）およびグラフィック（図形）を重ね
て表示する場合のメモリ（ＲＡＭ）の配置方法としては
、第３図の画面構成に対して第４図のようなメモリ構成
をとる方法が一般に用いられている。
キャラクタ（文字）およびグラフィック（図形）を重ね
て表示する場合のメモリ（ＲＡＭ）の配置方法としては
、第３図の画面構成に対して第４図のようなメモリ構成
をとる方法が一般に用いられている。
第３図において、画面は横方向の一行が８０文字からな
り、縦方向に２５行のキャラクタを表示できるものであ
るが、一般的にキャラクタは１個の表示データ（文字）
に対しｎ本のラインから構成されるため、例えばｎ−１
６の場合はキャラクタ０〜７９のライン０を表示した後
に、キャラクタＯ〜７９のライン１を表示するというよ
うに、ラインごとにライン順に表示を行うようになって
いる。
り、縦方向に２５行のキャラクタを表示できるものであ
るが、一般的にキャラクタは１個の表示データ（文字）
に対しｎ本のラインから構成されるため、例えばｎ−１
６の場合はキャラクタ０〜７９のライン０を表示した後
に、キャラクタＯ〜７９のライン１を表示するというよ
うに、ラインごとにライン順に表示を行うようになって
いる。
そのためＲＡＭの配置としでは、従来、第４図に示すよ
うなメモリ構成がとられている。
うなメモリ構成がとられている。
第４図において、＋１）はキャラクタに対するメモリ配
置を示し、１６ラインからなる第１行のキャラクタＯ〜
７９をアドレスｏｏｏｏｏ、から０００７Ｆ。
置を示し、１６ラインからなる第１行のキャラクタＯ〜
７９をアドレスｏｏｏｏｏ、から０００７Ｆ。
に配置し、第２行のキャラクタ８０〜１５９をアドレス
ｏｏｏｓｏ？ｌから０ＯＯＦＦ、に配置する。以下同様
にして１行のキャラクタに８０？、ｌづつアドレスを割
り当てて、２５行のキャラクタに対するメモリ配置を行
っている。これは１文字が横方向１バイト（＝８ドツト
）からなるものとし、８０文字からなる１行を終了して
次の行に移る場合に、ラインの先頭アドレスを前の行の
アドレスの上位ビットを所定数シフトした構成にするこ
とによって、アドレス構成を簡単化したためであり、こ
のため各行の終りの部分には未使用領域（余り）がそれ
ぞれ配置されている。
ｏｏｏｓｏ？ｌから０ＯＯＦＦ、に配置する。以下同様
にして１行のキャラクタに８０？、ｌづつアドレスを割
り当てて、２５行のキャラクタに対するメモリ配置を行
っている。これは１文字が横方向１バイト（＝８ドツト
）からなるものとし、８０文字からなる１行を終了して
次の行に移る場合に、ラインの先頭アドレスを前の行の
アドレスの上位ビットを所定数シフトした構成にするこ
とによって、アドレス構成を簡単化したためであり、こ
のため各行の終りの部分には未使用領域（余り）がそれ
ぞれ配置されている。
また（２）はグラフィックに対するメモリ配置を示し、
キャラクタの第１行に相当する部分を１ラインづつ、第
１ラインの部分■をアドレス １００００゜から １０
０７ＦＨに配置し、第２ラインの部分■をアドレス １
００８０．から１００ＦＦ、に配置する。以下同様にし
て１ラインに８０．づつアドレスを割り当てて、１６ラ
インで第１行に相当する部分をメモリ配置し、次に第２
行に相当する部分について同様に１ラインづつメモリ配
置する。このようにして２５行のキャラクタに相当する
各部分のメモリ配置を行うが、この際各ラインの終りの
部分にはキャラクタの場合と同様に未使用領域を配置す
る。
キャラクタの第１行に相当する部分を１ラインづつ、第
１ラインの部分■をアドレス １００００゜から １０
０７ＦＨに配置し、第２ラインの部分■をアドレス １
００８０．から１００ＦＦ、に配置する。以下同様にし
て１ラインに８０．づつアドレスを割り当てて、１６ラ
インで第１行に相当する部分をメモリ配置し、次に第２
行に相当する部分について同様に１ラインづつメモリ配
置する。このようにして２５行のキャラクタに相当する
各部分のメモリ配置を行うが、この際各ラインの終りの
部分にはキャラクタの場合と同様に未使用領域を配置す
る。
このようにして第２５行の最後のキャラクタに相当する
部分までメモリ配置を行う。そしてこのメモリに対する
読み出しを行う場合は、■、■ｌ ＝’１［相］、■、
・・・、＠の順に行うようにしている。
部分までメモリ配置を行う。そしてこのメモリに対する
読み出しを行う場合は、■、■ｌ ＝’１［相］、■、
・・・、＠の順に行うようにしている。
第２図のメモリ配置では、各行および各ラインの終りの
部分には未使用領域を配置して、次のキャラクタまたは
次のラインに移る場合は、アドレスの上位ビットを所定
数シフトすることによって、次のキャラクタまたは次の
ラインの先頭アドレスに移る構成にして、アドレス構成
を簡単化している。
部分には未使用領域を配置して、次のキャラクタまたは
次のラインに移る場合は、アドレスの上位ビットを所定
数シフトすることによって、次のキャラクタまたは次の
ラインの先頭アドレスに移る構成にして、アドレス構成
を簡単化している。
（発明が解決しようとする問題点）
第４図に示された従来のＲＡＭの配置方法では、キャラ
クタの場合各行ごとに、グラフィックの場合各ラインご
とにそれぞれ未使用領域を配置するため、ＲＡＭ全体と
して使用効率が悪いという問題がある。
クタの場合各行ごとに、グラフィックの場合各ラインご
とにそれぞれ未使用領域を配置するため、ＲＡＭ全体と
して使用効率が悪いという問題がある。
本発明はこのような従来技術の問題点を解決しようとす
るものであって、１行が複数のラインからなる複数行の
キャラクタのデータと、複数ラインからなるグラフィッ
クのデータとを重ねて書き込み、同時に読み出すように
したディスプレイ用ＲＡＭにおいて、書き込み時には、 キャラクタのデータを行の順に配列し、グラフィックの
データを、画面をキャラクタの行と同じ区分で分割した
各ブロックから同一ラインのデータをライン順に抽出し
てラインごとに順次ブロック順に配列し、 グラフィックのデータをラインのデータの末尾にはアド
レスの余りを設けてアドレスの上位桁のシフトによって
次のラインに移行できるようにし、 読み出し時には、キャラクタのデータを各行ごとにライ
ンの順に読み出し、グラフィックのデータを各ブロック
順にブロックごとにラインの順に読み出すようにする。
るものであって、１行が複数のラインからなる複数行の
キャラクタのデータと、複数ラインからなるグラフィッ
クのデータとを重ねて書き込み、同時に読み出すように
したディスプレイ用ＲＡＭにおいて、書き込み時には、 キャラクタのデータを行の順に配列し、グラフィックの
データを、画面をキャラクタの行と同じ区分で分割した
各ブロックから同一ラインのデータをライン順に抽出し
てラインごとに順次ブロック順に配列し、 グラフィックのデータをラインのデータの末尾にはアド
レスの余りを設けてアドレスの上位桁のシフトによって
次のラインに移行できるようにし、 読み出し時には、キャラクタのデータを各行ごとにライ
ンの順に読み出し、グラフィックのデータを各ブロック
順にブロックごとにラインの順に読み出すようにする。
キャラクタのデータを行の順に配列し、グラフィックの
データを、画面をキャラクタの行と同じ順に配列してそ
れぞれのデータの書き込みを行い、読み出し時には、キ
ャラクタのデータを各行ごとにラインの順に読み出し、
グラフィックのデータを各ブロック順にブロックごとに
ラインの順に読み出すようにするので、この際アドレス
の上位桁のシフトによって次のラインに移行できるよう
にするために設けられる、グラフィックのデータをライ
ンのデータの末尾におけるアドレスの余りを各行ごとに
設ける必要がな（、ＲＡＭの使用効率を向上し、ＲＡ
Ｍの容量を節減することができる。
データを、画面をキャラクタの行と同じ順に配列してそ
れぞれのデータの書き込みを行い、読み出し時には、キ
ャラクタのデータを各行ごとにラインの順に読み出し、
グラフィックのデータを各ブロック順にブロックごとに
ラインの順に読み出すようにするので、この際アドレス
の上位桁のシフトによって次のラインに移行できるよう
にするために設けられる、グラフィックのデータをライ
ンのデータの末尾におけるアドレスの余りを各行ごとに
設ける必要がな（、ＲＡＭの使用効率を向上し、ＲＡ
Ｍの容量を節減することができる。
（実施例〕
第１図は本発明の一実施例のＲＡＭの配置方法を示した
ものである。同図は第３図に示された画面構成に対する
ものとし、第４図の場合と同様にキャラクタの場合横方
向８０文字、縦方向２５行を表示し得る画面に対するメ
モリ構成を例示している。
ものである。同図は第３図に示された画面構成に対する
ものとし、第４図の場合と同様にキャラクタの場合横方
向８０文字、縦方向２５行を表示し得る画面に対するメ
モリ構成を例示している。
第１図において、（１）はキャラクタに対するメモリ配
置を示し、１６ラインからなる第１行のキャラクタＯ〜
７９をアドレスｏｏｏｏｏ？ｌから０Ｏ０４Ｆ。
置を示し、１６ラインからなる第１行のキャラクタＯ〜
７９をアドレスｏｏｏｏｏ？ｌから０Ｏ０４Ｆ。
に配置し、第２行のキャラクタ８０〜１５９をアドレス
ｏｏｏｓｏ、から０Ｏ０９Ｆ、に配置する。以下同様に
して１行のキャラクタに５０Ｈづつアドレスを割り当て
て、２５行のキャラクタに対するメモリ配置を行ってい
る。この場合も１文字が横方向１バイト（−８ドツト）
からなるものとし、８０文字からなる１行を終了して次
の行に移る場合には、次の行との間に未使用領域を設け
ず、最終行の後にのみ未使用領域を設りすている。
ｏｏｏｓｏ、から０Ｏ０９Ｆ、に配置する。以下同様に
して１行のキャラクタに５０Ｈづつアドレスを割り当て
て、２５行のキャラクタに対するメモリ配置を行ってい
る。この場合も１文字が横方向１バイト（−８ドツト）
からなるものとし、８０文字からなる１行を終了して次
の行に移る場合には、次の行との間に未使用領域を設け
ず、最終行の後にのみ未使用領域を設りすている。
また（２）はグラフィックに対するメモリ配置を示し、
ライン０の部分を順次１行分づつ第０行を先頭アドレス
１００００ ？、ｌから １１００４Ｆに配置し、第
１行をアドレス １００５０．から １００９Ｆ□に配
置する。
ライン０の部分を順次１行分づつ第０行を先頭アドレス
１００００ ？、ｌから １１００４Ｆに配置し、第
１行をアドレス １００５０．から １００９Ｆ□に配
置する。
以下同様にして１行に５０□づつアドレスを割り当てて
、２５行分で各行の第０ラインに相当する部分をメモリ
配置する。
、２５行分で各行の第０ラインに相当する部分をメモリ
配置する。
次にライン１に対して同様に各行のアドレスを、ライン
Ｏの各行のアドレスに８００□加算したものとしてアド
レス割り当てを行って、同様に２５行分で第１ラインに
相当する部分をメモリ配置する。
Ｏの各行のアドレスに８００□加算したものとしてアド
レス割り当てを行って、同様に２５行分で第１ラインに
相当する部分をメモリ配置する。
以下同様にして第１６ラインまでメモリ配置する。この
際、各ラインを行のデータの間には未使用領域を設けず
、各ラインの最終行の後に未使用領域を設けて、次のラ
インに移るときアドレスの上位ビットに所定値加算して
シフトするだけで、次のラインに移行できるようにする
。第１図の例では、例えば第Ｏラインの最終行の終りの
アドレスは１０７ＣＦＨであるが、これに未使用領域を
付加してライン０の最終アドレスを１０７ＦＦｌ−１と
する。
際、各ラインを行のデータの間には未使用領域を設けず
、各ラインの最終行の後に未使用領域を設けて、次のラ
インに移るときアドレスの上位ビットに所定値加算して
シフトするだけで、次のラインに移行できるようにする
。第１図の例では、例えば第Ｏラインの最終行の終りの
アドレスは１０７ＣＦＨであるが、これに未使用領域を
付加してライン０の最終アドレスを１０７ＦＦｌ−１と
する。
一方、読み出しを行う場合はまず各ラインの第０行に相
当する部分を各ラインの順に読み出す。
当する部分を各ラインの順に読み出す。
第１図において、■、■、−［相］は第０行に対応して
読み出されるデータを示している。第０行のデータを読
み出し終ったとき、第１行に移って、再び各ラインの順
にｏ、ｏ、−、Ｏを順次読み出す。
読み出されるデータを示している。第０行のデータを読
み出し終ったとき、第１行に移って、再び各ラインの順
にｏ、ｏ、−、Ｏを順次読み出す。
このようにして各行のデータをそれぞれライン番号順に
読み出すことによってグラフィックのデータ読み出しを
行う。
読み出すことによってグラフィックのデータ読み出しを
行う。
このようにすることによって、ＲＡＭ上の未使用領域を
大幅に削減することができる。いま第４図に示された従
来のＲＡＭ構成で、横方向ａ文字。
大幅に削減することができる。いま第４図に示された従
来のＲＡＭ構成で、横方向ａ文字。
縦方向す行とすると、全体では
２ｎＸ１６Ｘｂバイト
ただし２ｎ−ｌ ＜ ａ＜ ２１
のＲＡＭが必要となるが、第１図に説明した本発明のＲ
ＡＭ構成では、 ２″′×１６バイト ただし２’−’＜ ａ Ｘ ｂ≦２１ の容量があればよいことになる。
ＡＭ構成では、 ２″′×１６バイト ただし２’−’＜ ａ Ｘ ｂ≦２１ の容量があればよいことになる。
例えば上剥の８０文字×２５行のＲＡＭに対しては、従
来方式の場合はグラフィックに対して１２８Ｘ１６Ｘ２
５＝５１２００バイト必要なのに対し、本発明の方法で
は ２０４８Ｘ１６＝３２７６８バイト でよいことになって、ＲＡＭ容量が大幅に減少する。
来方式の場合はグラフィックに対して１２８Ｘ１６Ｘ２
５＝５１２００バイト必要なのに対し、本発明の方法で
は ２０４８Ｘ１６＝３２７６８バイト でよいことになって、ＲＡＭ容量が大幅に減少する。
第２図は本発明のＲＡＭ配置方法を実現するＲＡＭ書き
込みの回路構成の一例を示したものである。
込みの回路構成の一例を示したものである。
図示されないＲＡＭに対して、キャラクタまたはグラフ
フィックを書き込む場合には、処理装置（ＭＰＵ）１は
データとアドレスとをそれぞれデータ・バス２とアドレ
ス・バス３上に出力する。
フィックを書き込む場合には、処理装置（ＭＰＵ）１は
データとアドレスとをそれぞれデータ・バス２とアドレ
ス・バス３上に出力する。
データがキャラクタに対するものである場合は、通常キ
ャラクタを表すコードからなり、バッファ４を経てキャ
ラクタ・ジェネレータ５に対してコード・アドレスとし
て入力される。一方、アドレスはＡＢＯＯ−ＡＢ１５の
形で与えられるが、アドレスＡＢＯＯ−ＡＢＩＩはキャ
ラクタＲＡＭ６におけるキャラクタ書き込みのためのア
ドレスを指定するものであり、アドレスＡＢ１２〜ＡＢ
Ｉ５はキャラクタ・ジェネレータ５に対し、そのキャラ
クタを構成するラインを指定するアドレスである。キャ
ラクタ・ジェネレータ５はコード・アドレスとライン・
アドレスの指定に応じて、指定されたキャラクタに対応
する表示用ドツト・データを指定ラインごとに出力する
。表示用ドツト・データはバッファ７を経てデータ・バ
ス２に出力され、バッファ４に一旦取り込まれ、キャラ
クタＲＡＭ６に対してアドレス指定に応じて、ラインご
とに書き込まれる。
ャラクタを表すコードからなり、バッファ４を経てキャ
ラクタ・ジェネレータ５に対してコード・アドレスとし
て入力される。一方、アドレスはＡＢＯＯ−ＡＢ１５の
形で与えられるが、アドレスＡＢＯＯ−ＡＢＩＩはキャ
ラクタＲＡＭ６におけるキャラクタ書き込みのためのア
ドレスを指定するものであり、アドレスＡＢ１２〜ＡＢ
Ｉ５はキャラクタ・ジェネレータ５に対し、そのキャラ
クタを構成するラインを指定するアドレスである。キャ
ラクタ・ジェネレータ５はコード・アドレスとライン・
アドレスの指定に応じて、指定されたキャラクタに対応
する表示用ドツト・データを指定ラインごとに出力する
。表示用ドツト・データはバッファ７を経てデータ・バ
ス２に出力され、バッファ４に一旦取り込まれ、キャラ
クタＲＡＭ６に対してアドレス指定に応じて、ラインご
とに書き込まれる。
一方、データがグラフィックであったときは、データは
表示用ドツト・データからなっており、−旦バツファ８
に取り込まれる。アドレスＡＢＯＯ〜ＡＢ１５はグラフ
ィックＲＡＭ９のアドレスを直接指示するので、表示用
ドツト・データはバッファ８からグラフィックＲＡＭ９
の指定アドレスに書き込まれる。
表示用ドツト・データからなっており、−旦バツファ８
に取り込まれる。アドレスＡＢＯＯ〜ＡＢ１５はグラフ
ィックＲＡＭ９のアドレスを直接指示するので、表示用
ドツト・データはバッファ８からグラフィックＲＡＭ９
の指定アドレスに書き込まれる。
以上説明したように本発明によれば、ディスプレイ用Ｒ
ＡＭにおいて、キャラクタとグラフィックとを重ねて表
示する場合にＲＡＭにおける未使用領域を減少させてＲ
ＡＭの使用効率を向上させることができるので、同じ表
示内容に対してＲＡＭの容量を削減することができると
ともに、この際書き込み、読み出しのための構成が複雑
化することがない。
ＡＭにおいて、キャラクタとグラフィックとを重ねて表
示する場合にＲＡＭにおける未使用領域を減少させてＲ
ＡＭの使用効率を向上させることができるので、同じ表
示内容に対してＲＡＭの容量を削減することができると
ともに、この際書き込み、読み出しのための構成が複雑
化することがない。
第１図は本発明の一実施例のＲＡＭの配置を示す図、
第２図は本発明の一実施例の回路構成を示す図、第３図
は本発明および従来技術が適用される画面構成の例を示
す図、 第４図は従来のＲＡＭの配置を示す図である。 １−処理装置（ＭＰＵ） ２−データ・バス ３・−アドレス・バス ４．７．８・−・バッファ ５−キャラクタ・ジェネレータ ６・・−キャラクタＲＡＭ ９・・・グラフィックＲＡＭ
は本発明および従来技術が適用される画面構成の例を示
す図、 第４図は従来のＲＡＭの配置を示す図である。 １−処理装置（ＭＰＵ） ２−データ・バス ３・−アドレス・バス ４．７．８・−・バッファ ５−キャラクタ・ジェネレータ ６・・−キャラクタＲＡＭ ９・・・グラフィックＲＡＭ
Claims (1)
- 【特許請求の範囲】 １行が複数のラインからなる複数行のキャラクタのデー
タと、複数ラインからなるグラフィックのデータとを重
ねて書き込み、同時に読み出すようにしたディスプレイ
用ＲＡＭにおいて、書き込み時には、 キャラクタのデータを行の順に配列し、 グラフィックのデータを、画面を前記キャラクタの行と
同じ区分で分割した各ブロックから同一ラインのデータ
をライン順に抽出してラインごとに順次ブロックに配列
し、 グラフィックのデータにおける各ラインのデータの末尾
にはアドレスの余りを設けてアドレスの上位桁のシフト
によって次のラインに移行できるようにし、 読み出し時には、キャラクタのデータを各行ごとにライ
ンの順に読み出し、グラフィックのデータを各ブロック
順にブロックごとにラインの順に読み出すようにしたこ
とを特徴とするディスプレイ用ＲＡＭの配置方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196900A JPS6352179A (ja) | 1986-08-22 | 1986-08-22 | デイスプレイ用ｒａｍの配置方法 |
| US07/184,486 US5005012A (en) | 1986-08-22 | 1987-07-16 | Method of arranging data on a RAM for display |
| PCT/JP1987/000522 WO1988001420A1 (fr) | 1986-08-22 | 1987-07-16 | Procede d'organisation d'une memoire vive d'affichage |
| EP19870904735 EP0279860A4 (en) | 1986-08-22 | 1987-07-16 | Method of arranging ram for display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196900A JPS6352179A (ja) | 1986-08-22 | 1986-08-22 | デイスプレイ用ｒａｍの配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6352179A true JPS6352179A (ja) | 1988-03-05 |
Family
ID=16365511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196900A Pending JPS6352179A (ja) | 1986-08-22 | 1986-08-22 | デイスプレイ用ｒａｍの配置方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5005012A (ja) |
| EP (1) | EP0279860A4 (ja) |
| JP (1) | JPS6352179A (ja) |
| WO (1) | WO1988001420A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE58907357D1 (de) * | 1989-07-14 | 1994-05-05 | Siemens Ag | Verfahren zur Speicherung von Videosignaldaten und Vorrichtung zur Durchführung des Verfahrens. |
| US5185858A (en) * | 1989-12-01 | 1993-02-09 | Megatek Corporation | Image priority video switch |
| GB9027678D0 (en) * | 1990-12-20 | 1991-02-13 | Ncr Co | Videographics display system |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3803584A (en) * | 1971-02-16 | 1974-04-09 | Courier Terminal Syst Inc | Display system |
| US3974493A (en) * | 1974-04-29 | 1976-08-10 | Vydec, Inc. | Cursor find system for the display of a word processing system |
| US4231021A (en) * | 1978-11-01 | 1980-10-28 | Gte Products Corporation | Address data converter |
| FR2463555A1 (fr) * | 1979-08-14 | 1981-02-20 | Option Sa | Dispositif d'affichage permanent d'information graphique sur un ecran de television et de transmission simultanee sur ligne telephonique |
| US4368466A (en) * | 1980-11-20 | 1983-01-11 | International Business Machines Corporation | Display refresh memory with variable line start addressing |
| JPS60144789A (ja) * | 1984-01-04 | 1985-07-31 | 日本電気株式会社 | 文字図形表示制御装置 |
-
1986
- 1986-08-22 JP JP61196900A patent/JPS6352179A/ja active Pending
-
1987
- 1987-07-16 US US07/184,486 patent/US5005012A/en not_active Expired - Fee Related
- 1987-07-16 WO PCT/JP1987/000522 patent/WO1988001420A1/ja not_active Ceased
- 1987-07-16 EP EP19870904735 patent/EP0279860A4/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0279860A4 (en) | 1990-10-24 |
| US5005012A (en) | 1991-04-02 |
| WO1988001420A1 (fr) | 1988-02-25 |
| EP0279860A1 (en) | 1988-08-31 |
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