JPS62104070A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62104070A JPS62104070A JP60244504A JP24450485A JPS62104070A JP S62104070 A JPS62104070 A JP S62104070A JP 60244504 A JP60244504 A JP 60244504A JP 24450485 A JP24450485 A JP 24450485A JP S62104070 A JPS62104070 A JP S62104070A
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- JP
- Japan
- Prior art keywords
- type
- layer
- transistor
- double diffused
- channel
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/835—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising LDMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装ｔＫ関し、特に高耐圧大電流の相補型
出力を提供するＭＯＳトランジスタの構造に関する０ 〔従来の技術〕 従来この種の間耐圧、大電流相補型出力はバイポーラ形
のトランジスタを用いた場曾は第２図に示すように、Ｐ
ＮＰ ）ランジスタ２１とＮＰＮ トランジスタ２２と
を直列接続し、その接続点から出力端子２３ｔ−取り出
した回路がある。又、ＭＯ８型トランジスタ金用い友場
−８−は第３図（ａ）に示すように、Ｐチャンネル型ト
ランジスタ３１とＮチャンネル型トランジスタ３２とｋ
［列接続し、その接続点から出力端子３３を取９出した
回路がある。
出力を提供するＭＯＳトランジスタの構造に関する０ 〔従来の技術〕 従来この種の間耐圧、大電流相補型出力はバイポーラ形
のトランジスタを用いた場曾は第２図に示すように、Ｐ
ＮＰ ）ランジスタ２１とＮＰＮ トランジスタ２２と
を直列接続し、その接続点から出力端子２３ｔ−取り出
した回路がある。又、ＭＯ８型トランジスタ金用い友場
−８−は第３図（ａ）に示すように、Ｐチャンネル型ト
ランジスタ３１とＮチャンネル型トランジスタ３２とｋ
［列接続し、その接続点から出力端子３３を取９出した
回路がある。
これは第３図（ｂ）のごときｌ＠［ｆｉ構造のトランジ
スタを用いて実現されていた。これは１例えはＰ型半導
体基板３５に形成されたＮチャンネル型トランジスタ３
２とＰ型半導体基板３５に設けられたＮウェル領域３６
に形成され−ｆｃＰチャンネルトランジスタ３１とから
成っている。
スタを用いて実現されていた。これは１例えはＰ型半導
体基板３５に形成されたＮチャンネル型トランジスタ３
２とＰ型半導体基板３５に設けられたＮウェル領域３６
に形成され−ｆｃＰチャンネルトランジスタ３１とから
成っている。
上述した従来のバイポーラトランジスタ構成による相補
型出力は、基本的にはバイポーラトランジスタ集積回路
プロセスを使用するため、乗積回路の構成のうち低電圧
、低′ＩＩＬ流動作を行うトランジスタと混在させるこ
とが基本となり、この様なバイポーラ型のトランジスタ
を用いてデジタル信号を処理する回路′ｆｔ実現しよう
とすると大きな面積を必要とし、かつ消費する電流も大
きくなるという欠点がある。又、ＭＯ３型トランジスタ
を用いた場合はデジタル信号処理においては適している
が、相補型出力の高耐圧化、大電流化がさｉｔど容易で
ないという欠点がある。
型出力は、基本的にはバイポーラトランジスタ集積回路
プロセスを使用するため、乗積回路の構成のうち低電圧
、低′ＩＩＬ流動作を行うトランジスタと混在させるこ
とが基本となり、この様なバイポーラ型のトランジスタ
を用いてデジタル信号を処理する回路′ｆｔ実現しよう
とすると大きな面積を必要とし、かつ消費する電流も大
きくなるという欠点がある。又、ＭＯ３型トランジスタ
を用いた場合はデジタル信号処理においては適している
が、相補型出力の高耐圧化、大電流化がさｉｔど容易で
ないという欠点がある。
本発明の半導体装Ｔｔは、相補型出力を構成する導電型
の相異なるＭＯＳトランジスタの各々ｆ、、２３ｍ拡散
ＭＯＳトランジスタで構成したことを特徴とする。
の相異なるＭＯＳトランジスタの各々ｆ、、２３ｍ拡散
ＭＯＳトランジスタで構成したことを特徴とする。
次に、本発明について図面を参照して説明する０第１図
は本発明の一実施例の縦断面画である。
は本発明の一実施例の縦断面画である。
図中１はサブストレートラ示す。以下サブストレートの
４寛型’ｋＰ型として他の層の導電型を説明するが、サ
ブストレート’ｋＮ型とした場合はＰ’ｔＮに、ＮｋＰ
に変更すれば全く同じ効果が得られる。
４寛型’ｋＰ型として他の層の導電型を説明するが、サ
ブストレート’ｋＮ型とした場合はＰ’ｔＮに、ＮｋＰ
に変更すれば全く同じ効果が得られる。
サブストレート１上にエピタキシャル成長によりＮ型エ
ピタキシャル層３を形成し、このＮ型エピタキシャル層
をサブストレートに達するＰ型絶層４．４’、４’にＬ
！ｌ１分離する。Ｐ型絶縁層４，４′により分離され九
Ｎ型領域にＰ型ベース層６、Ｎ型ソース層７を２重拡散
によＱ形成し、Ｎ型ドレイン層８全形成していわれる２
重拡散ＭＯ３）ランジスタを形成する。この２重拡散Ｍ
ＯＳトランジスタはＮチャンネル型トランジスタとなり
、第３図（ｂ）で示した通常の構造を持つＮチャンネル
型トランジスタ３２より、高耐圧大電流を扱う上で優れ
ていることは良く知られている。次にＰ型絶縁＋１４’
、４“により分離されｔＮ型領域に深いＰ像領域５を形
成する。このＰ像領域５にＮ型ベース層９．Ｐ型ソース
層】０を二重拡散により形成し、Ｐ型領域内にＰ型ドレ
イン１１′ｆｆ：図のごとく形成することによＦ）Ｐチ
ャンネル型のＤＳＡＭＯＳトランジスタを得る。この様
にして得られた、Ｎチャンネル型トランジスタとＰチャ
ンネル型トランジスタとを第３図（ａ）に示す相補型出
力回路に構成するためには、それぞれのゲート１１Ｌ極
６′及び９′を共通接続して入力端子とし、それぞれの
ドレイン電極８′及び１１’ を共通接続して出力端子
とし、Ｐチャンネル型トランジスタのソース電極７′は
電源ＶａＳへ接続し、Ｎチャンネル型トランジスタのソ
ース電極１０’は電源ｖＤＤへ接続すればよい。
ピタキシャル層３を形成し、このＮ型エピタキシャル層
をサブストレートに達するＰ型絶層４．４’、４’にＬ
！ｌ１分離する。Ｐ型絶縁層４，４′により分離され九
Ｎ型領域にＰ型ベース層６、Ｎ型ソース層７を２重拡散
によＱ形成し、Ｎ型ドレイン層８全形成していわれる２
重拡散ＭＯ３）ランジスタを形成する。この２重拡散Ｍ
ＯＳトランジスタはＮチャンネル型トランジスタとなり
、第３図（ｂ）で示した通常の構造を持つＮチャンネル
型トランジスタ３２より、高耐圧大電流を扱う上で優れ
ていることは良く知られている。次にＰ型絶縁＋１４’
、４“により分離されｔＮ型領域に深いＰ像領域５を形
成する。このＰ像領域５にＮ型ベース層９．Ｐ型ソース
層】０を二重拡散により形成し、Ｐ型領域内にＰ型ドレ
イン１１′ｆｆ：図のごとく形成することによＦ）Ｐチ
ャンネル型のＤＳＡＭＯＳトランジスタを得る。この様
にして得られた、Ｎチャンネル型トランジスタとＰチャ
ンネル型トランジスタとを第３図（ａ）に示す相補型出
力回路に構成するためには、それぞれのゲート１１Ｌ極
６′及び９′を共通接続して入力端子とし、それぞれの
ドレイン電極８′及び１１’ を共通接続して出力端子
とし、Ｐチャンネル型トランジスタのソース電極７′は
電源ＶａＳへ接続し、Ｎチャンネル型トランジスタのソ
ース電極１０’は電源ｖＤＤへ接続すればよい。
以上説明し之ように本発明はＰチャンネル型、Ｎチャン
ネル型ａ相補型ＭＯＳトランジスタをいずれも二重拡散
で形成することにより高耐圧、大電流の相補型出力を得
ることができる効果があシ。
ネル型ａ相補型ＭＯＳトランジスタをいずれも二重拡散
で形成することにより高耐圧、大電流の相補型出力を得
ることができる効果があシ。
ＭＯＳ型であることからデジタル１呂号処理用の通常の
構造のＭＯＳ ）ランジスタとの同一チップへの集積も
容易にできる効果がある。
構造のＭＯＳ ）ランジスタとの同一チップへの集積も
容易にできる効果がある。
第１図は、本発明の一実施例の縦断面図、（サブストレ
ートＰ型の場合）、第２図は、バイポーラトランジスタ
を用いた相補型出力回路の等価回路図、第３図（ａ）は
ＭＯＳ）ランジスタを用いた相補型出力回路の等価回路
図、第３図（ｂ）はＭＯＳトランジスタを用いた相補型
出力回路の概略断面構造図。 １・・・・・・Ｐ型サブストレート、２・・・・・・Ｎ
ｍ埋込層、３・・・・・・Ｎ型エピタキシャル層％４＃
４’１４”・・・・・・Ｐ型絶縁層％ ５・・・・・・
Ｐ型頭域、６・・・・・・Ｐ型ベース層％ ７・・・・
・・Ｎ型ソース層、８・・・・・・Ｎ型ドレイン層、９
・・・・・・Ｎ型ベース層、１０・・・・・・Ｐ型ソー
ス層、】１・・・・・・Ｐ型ドレイン層。 代理人 弁理士 内 原 晋１−．”マー・
ートＰ型の場合）、第２図は、バイポーラトランジスタ
を用いた相補型出力回路の等価回路図、第３図（ａ）は
ＭＯＳ）ランジスタを用いた相補型出力回路の等価回路
図、第３図（ｂ）はＭＯＳトランジスタを用いた相補型
出力回路の概略断面構造図。 １・・・・・・Ｐ型サブストレート、２・・・・・・Ｎ
ｍ埋込層、３・・・・・・Ｎ型エピタキシャル層％４＃
４’１４”・・・・・・Ｐ型絶縁層％ ５・・・・・・
Ｐ型頭域、６・・・・・・Ｐ型ベース層％ ７・・・・
・・Ｎ型ソース層、８・・・・・・Ｎ型ドレイン層、９
・・・・・・Ｎ型ベース層、１０・・・・・・Ｐ型ソー
ス層、】１・・・・・・Ｐ型ドレイン層。 代理人 弁理士 内 原 晋１−．”マー・
Claims (1)
- 相補型出力を構成する導電型の相異なるＭＯＳトランジ
スタの各々を、２重拡散ＭＯＳトランジスタで構成した
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60244504A JPS62104070A (ja) | 1985-10-30 | 1985-10-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60244504A JPS62104070A (ja) | 1985-10-30 | 1985-10-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62104070A true JPS62104070A (ja) | 1987-05-14 |
Family
ID=17119658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60244504A Pending JPS62104070A (ja) | 1985-10-30 | 1985-10-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62104070A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237159A (ja) * | 1989-03-10 | 1990-09-19 | Toshiba Corp | 半導体装置 |
| JPH03129767A (ja) * | 1989-06-28 | 1991-06-03 | Nec Corp | 相補型電界効果トランジスタ |
| JPH03133171A (ja) * | 1989-10-19 | 1991-06-06 | Toshiba Corp | Ｍｏｓ型集積回路 |
-
1985
- 1985-10-30 JP JP60244504A patent/JPS62104070A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237159A (ja) * | 1989-03-10 | 1990-09-19 | Toshiba Corp | 半導体装置 |
| JPH03129767A (ja) * | 1989-06-28 | 1991-06-03 | Nec Corp | 相補型電界効果トランジスタ |
| JPH03133171A (ja) * | 1989-10-19 | 1991-06-06 | Toshiba Corp | Ｍｏｓ型集積回路 |
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