JPH04207068A - 複合型半導体装置 - Google Patents
複合型半導体装置Info
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- JPH04207068A JPH04207068A JP34029290A JP34029290A JPH04207068A JP H04207068 A JPH04207068 A JP H04207068A JP 34029290 A JP34029290 A JP 34029290A JP 34029290 A JP34029290 A JP 34029290A JP H04207068 A JPH04207068 A JP H04207068A
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- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ発明の目的］
（産業上の利用分野）
本発明は、バイポーラトランジスタとＭＯ５Ｉ−ランジ
スタを一つの半導体基板上に集積した複合型半導体装置
に関する。
スタを一つの半導体基板上に集積した複合型半導体装置
に関する。
（従来の技術）
低消費電力性と高速性の調和を図る半導体集積回路とし
て、バイポーラトランジスタとＭＯ５Ｉ−ランジスタを
組み合わせたＢｉＣＭＯ３回路が知られている。これは
、論理回路部分を低消費電力のＣＭＯＳ構造とし、大き
い電流駆動能力の要求される論理回路８力段にバイポー
ラトランジスタを用いるものである。
て、バイポーラトランジスタとＭＯ５Ｉ−ランジスタを
組み合わせたＢｉＣＭＯ３回路が知られている。これは
、論理回路部分を低消費電力のＣＭＯＳ構造とし、大き
い電流駆動能力の要求される論理回路８力段にバイポー
ラトランジスタを用いるものである。
（発明が解決しようとする課題）
従来のＢｉＣＭＯＳ回路は、バイポーラトランジスタと
ＭＯＳトランジスタとを基板の別々の領域に互いに電気
的に分離して形成しているため、チップ面積が大きくな
るという問題があった。
ＭＯＳトランジスタとを基板の別々の領域に互いに電気
的に分離して形成しているため、チップ面積が大きくな
るという問題があった。
本発明はこの様な問題を解決して、小さい面積にバイポ
ーラトランジスタとＭＯＳトランジスタを集積形成した
複合型半導体装置を提供することを目的とする。
ーラトランジスタとＭＯＳトランジスタを集積形成した
複合型半導体装置を提供することを目的とする。
Ｃ発明の構成コ
（課題を解決するための手段）
本発明に係る複合型半導体装置は、半導体基板と、この
基板上に形成された第１導電型コレクタ層、第２導電型
ベース層および第１導電型エミッタ層を有するバイポー
ラトランジスタと、このバイポーラトランジスタのコレ
クタ層内に形成された第２導電チャネルＭＯＳトランジ
スタと、バイポーラトランジスタのベース層内に形成さ
れた第１導電チャネルＭＯＳトランジスタとを備えたこ
とを特徴とする。
基板上に形成された第１導電型コレクタ層、第２導電型
ベース層および第１導電型エミッタ層を有するバイポー
ラトランジスタと、このバイポーラトランジスタのコレ
クタ層内に形成された第２導電チャネルＭＯＳトランジ
スタと、バイポーラトランジスタのベース層内に形成さ
れた第１導電チャネルＭＯＳトランジスタとを備えたこ
とを特徴とする。
（作用）
本発明によれば、バイポーラトランジスタの中に一体的
にｐチャネルＭＯ３トランジスタとｎチャネルＭＯＳト
ランジスタを組み込んで、ＢｉＣＭＯＳ回路を小さい面
積で実現することができる。
にｐチャネルＭＯ３トランジスタとｎチャネルＭＯＳト
ランジスタを組み込んで、ＢｉＣＭＯＳ回路を小さい面
積で実現することができる。
（実施例）
以下、本発明の詳細な説明する。
第１図は、一実施例の集積回路構造である。ここでは、
ｐ−型シリコン基板１にｎ−型エピタキシャル層３を形
成したエピタキシャル・ウェハを用いて、ｎｐｎ トラ
ンジスタとその中にｐチャネルＭＯＳトランジスタおよ
びｎチャネルＭＯ３トランジスタを形成した第１の複合
回路Ａ、ｎｐｎトランジスタとその中にｎチャネルＭＯ
Ｓトランジスタを形成した第２の複合回路Ｂ１およびｎ
チャネルＭＯＳトランジスタ回路Ｃを形成した状態を示
している。複合回路Ａ、Ｂは、ｎｐｎトランジスタを形
成するため、基板１とｎ−型エピタキシャル層３の間に
高濃度のｎ＋型コレクタ埋込み層２１．２２が形成され
ている。
ｐ−型シリコン基板１にｎ−型エピタキシャル層３を形
成したエピタキシャル・ウェハを用いて、ｎｐｎ トラ
ンジスタとその中にｐチャネルＭＯＳトランジスタおよ
びｎチャネルＭＯ３トランジスタを形成した第１の複合
回路Ａ、ｎｐｎトランジスタとその中にｎチャネルＭＯ
Ｓトランジスタを形成した第２の複合回路Ｂ１およびｎ
チャネルＭＯＳトランジスタ回路Ｃを形成した状態を示
している。複合回路Ａ、Ｂは、ｎｐｎトランジスタを形
成するため、基板１とｎ−型エピタキシャル層３の間に
高濃度のｎ＋型コレクタ埋込み層２１．２２が形成され
ている。
第１の複合回路Ａでは、ｎ−型エピタキシャル層３内に
ｐ型ベース層４およびｎ＋型エミッタ層５が形成されて
、ｎｐｎ トランジスタが構成されている。ｐ型ベース
層４と連続的に、ｎｐｎトランジスタの外部ベース層と
なり、ｎチャネルＭＯＳトランジスタの形成領域ともな
るｎ型ウェル６が形成されている。このｎ型ウェル６内
、つまり実質的にｎｐｎトランジスタのベース領域内に
ｎチャネルＭＯＳトランジスタか形成されている。
ｐ型ベース層４およびｎ＋型エミッタ層５が形成されて
、ｎｐｎ トランジスタが構成されている。ｐ型ベース
層４と連続的に、ｎｐｎトランジスタの外部ベース層と
なり、ｎチャネルＭＯＳトランジスタの形成領域ともな
るｎ型ウェル６が形成されている。このｎ型ウェル６内
、つまり実質的にｎｐｎトランジスタのベース領域内に
ｎチャネルＭＯＳトランジスタか形成されている。
すなわち、ｎ ＋型エミッタ層５をソース層とし、これ
から所定距離離れてｎ型ウェル６内にｎ＋型ドレイン層
７が形成され、これらの間のｎ型ウェル６の表面にゲー
ト絶縁膜１０を介してゲート電極１１か形成されて、ｎ
チャネルＭＯＳトランジスタが構成されている。エミッ
タ層５を挟んでｎチャネルＭＯＳトランジスタと反対側
のコレクタ領域にはｎチャネルＭＯＳトランジスタか形
成されている。ｎチャネルＭＯＳトランジスタは、ｐ型
ベース層４をそのままトレイン層として用い、これら所
定距離離れてｐ型ソース層９か形成され、これらの間の
ウェハ表面にゲート絶縁膜１２を介してゲート電極１３
を形成して構成されている。
から所定距離離れてｎ型ウェル６内にｎ＋型ドレイン層
７が形成され、これらの間のｎ型ウェル６の表面にゲー
ト絶縁膜１０を介してゲート電極１１か形成されて、ｎ
チャネルＭＯＳトランジスタが構成されている。エミッ
タ層５を挟んでｎチャネルＭＯＳトランジスタと反対側
のコレクタ領域にはｎチャネルＭＯＳトランジスタか形
成されている。ｎチャネルＭＯＳトランジスタは、ｐ型
ベース層４をそのままトレイン層として用い、これら所
定距離離れてｐ型ソース層９か形成され、これらの間の
ウェハ表面にゲート絶縁膜１２を介してゲート電極１３
を形成して構成されている。
この実施例では、このｎチャネルＭＯＳトランジスタの
基板領域にはしきい値制御のためにエピタキシャル層３
より高濃度のｎ型ウェル８か形成されている。このｎ型
ウェル８は、サイリスタ動作を防止する働きもする。こ
の第１の複合回路Ａの周囲を取り囲むように、コレクタ
取り出し層となるｎ＋型層１４かコレクタ埋込み層２に
達する深さに拡散形成されている。ｎ゛型層１４は、完
全にこの複合回路Ａを取り囲んでいなくても差支えない
。ｎ＋型層１４とｎチャネルＭＯＳトランジスタのソー
ス層９には、これらに同時にコンタクトする電極１７が
コレクタ電極とｎチャネルＭＯＳトランジスタのソース
電極を兼ねて形成されている。ｎ＋型エミッタ層５には
エミッタ電極とｎチャネルＭＯＳトランジスタのソース
電極を兼ねた電極１５が形成されている。ｎチャネルＭ
ＯＳトランジスタのドレイン層７からｎ型ウェル６上に
延在するように、ｎチャネルＭＯＳトランジスタのドレ
インとｎｐｎ トランジスタのベースを短絡する電極１
６が形成されている。
基板領域にはしきい値制御のためにエピタキシャル層３
より高濃度のｎ型ウェル８か形成されている。このｎ型
ウェル８は、サイリスタ動作を防止する働きもする。こ
の第１の複合回路Ａの周囲を取り囲むように、コレクタ
取り出し層となるｎ＋型層１４かコレクタ埋込み層２に
達する深さに拡散形成されている。ｎ゛型層１４は、完
全にこの複合回路Ａを取り囲んでいなくても差支えない
。ｎ＋型層１４とｎチャネルＭＯＳトランジスタのソー
ス層９には、これらに同時にコンタクトする電極１７が
コレクタ電極とｎチャネルＭＯＳトランジスタのソース
電極を兼ねて形成されている。ｎ＋型エミッタ層５には
エミッタ電極とｎチャネルＭＯＳトランジスタのソース
電極を兼ねた電極１５が形成されている。ｎチャネルＭ
ＯＳトランジスタのドレイン層７からｎ型ウェル６上に
延在するように、ｎチャネルＭＯＳトランジスタのドレ
インとｎｐｎ トランジスタのベースを短絡する電極１
６が形成されている。
第２の複合回路Ｂには、ｎ−型エピタキシャル層３内に
ｐ型ベース層３１及びｎ＋型エミッタ層３２が形成され
て、やはりｎｐｎ トランジスタが構成されている。ｐ
型ベース層３１と連続して、外部ベース層となるｎ型ウ
ェル３３が形成され、このｎ型ウェル３３内にｎチャネ
ルＭＯＳトランジスタが構成されている。ここでｎチャ
ネルＭＯＳトランジスタは、ｎ＋型エミッタ層３２とは
別にｎ型ウェル３３内にｎ＋型のソース層３４．ドレイ
ン層３５が形成され、これらの間のウェル表面にゲート
絶縁膜３６を介してゲート電極３７が形成されて構成さ
れている。コレクタ取り出し層となるｎ１型層３８がコ
レクタ埋込み層２に達する深さに拡散形成されている。
ｐ型ベース層３１及びｎ＋型エミッタ層３２が形成され
て、やはりｎｐｎ トランジスタが構成されている。ｐ
型ベース層３１と連続して、外部ベース層となるｎ型ウ
ェル３３が形成され、このｎ型ウェル３３内にｎチャネ
ルＭＯＳトランジスタが構成されている。ここでｎチャ
ネルＭＯＳトランジスタは、ｎ＋型エミッタ層３２とは
別にｎ型ウェル３３内にｎ＋型のソース層３４．ドレイ
ン層３５が形成され、これらの間のウェル表面にゲート
絶縁膜３６を介してゲート電極３７が形成されて構成さ
れている。コレクタ取り出し層となるｎ１型層３８がコ
レクタ埋込み層２に達する深さに拡散形成されている。
このｎ＋型層３８にコレクタ電極４１が形成され、エミ
ッタ層３２にエミッタ電極３９か形成され、ｐ型ウェル
層３３にはＭＯＳトランジスタのソース層３４に跨かる
ようにベース電極兼ソース電極となる電極４０が形成さ
れ、ドレイン層３５にはドレイン電極４２が形成されて
いる。
ッタ層３２にエミッタ電極３９か形成され、ｐ型ウェル
層３３にはＭＯＳトランジスタのソース層３４に跨かる
ようにベース電極兼ソース電極となる電極４０が形成さ
れ、ドレイン層３５にはドレイン電極４２が形成されて
いる。
第１．第２の複合回路Ａ、Ｂの間には、深いｎ型ウェル
２０か形成され、このｎ型ウェル２０はｎチャネルＭＯ
Ｓトランジスタ回路Ｃの領域になっている。図ではこの
ｐ型ウェルに形成された一つのｎチャネルＭＯＳトラン
ジスタ、すなわちｎ“型ソース、ドレイン層２１，２２
、これらの間にゲート絶縁膜２３を介して形成されたゲ
ート電極２４からなるｎチャネルＭＯＳトランジスタか
示されている。このｎチャネルＭＯＳトランジスタ回路
Ｃのｎ型ウェル２０は、第１．第２の複合回路Ａ、Ｂの
ｎｐｎ トランジスタを電気的に分離する分離領域の働
きも持っている。
２０か形成され、このｎ型ウェル２０はｎチャネルＭＯ
Ｓトランジスタ回路Ｃの領域になっている。図ではこの
ｐ型ウェルに形成された一つのｎチャネルＭＯＳトラン
ジスタ、すなわちｎ“型ソース、ドレイン層２１，２２
、これらの間にゲート絶縁膜２３を介して形成されたゲ
ート電極２４からなるｎチャネルＭＯＳトランジスタか
示されている。このｎチャネルＭＯＳトランジスタ回路
Ｃのｎ型ウェル２０は、第１．第２の複合回路Ａ、Ｂの
ｎｐｎ トランジスタを電気的に分離する分離領域の働
きも持っている。
以上のように構成された複合型半導体装置の動作を次に
説明する。
説明する。
まず第１の複合回路Ａは、ｎｐｎ トランジスタのコレ
クタ電極兼ｐチャネルＭＯＳｌ−ランリスクのソース電
極である電極１７が電源Ｖｃｃに接続され、ｎチャネル
ＭＯＳ）ランリスクとｐチャネルＭＯＳトランジスタの
ゲート電極１１．１３が共通に接続されて入力端子ＩＮ
となり、ｎｐｎ）ランリスクのエミッタ電極兼ｎチャネ
ルＭＯＳｌ−ランリスクのソース電極である電極１５が
出力端子ＯＵＴとなっている。したかってこの第１の複
合回路Ａは、第２図の等価回路で示される。出力端子Ｏ
ＵＴに適当なスイッチング段が接続されれば、ＢｉＣＭ
ＯＳインバータとなる。いま出力端子ＯＵＴが、図では
示していないスイッチング段を介して接地されていると
して動作を説明する。入力端子ＩＮに“Ｌルベル（−Ｖ
ｓｓ）か入ると、ｐチャネルＭＯ５）ランリスクＱ１
がオンして、ｐ型ソース層９からチャネルを通してｐ型
ベース層４にベース電流が供給され、これによりｎｐｎ
トランジスタＴ１はオンする。このｎｐｎ トランジ
スタＴ１とｐチャネルＭＯＳトランジスタロ１の部分は
いわゆるＩ ＧＢＴと同じである。したかつて、ｐチャ
ネルＭＯＳトランジスタロ１によりベース電流が供給さ
れてオン状態となり、エミ・ツタ層５からｐ型ベース層
４に電子か注入されてこれがｎ−型層３を通ってｐ型ド
レイン層３に入るようになると、導電変調効果により素
子は低いオン電圧を示す。さらに電流が大きくなると、
ｐ型ソース層９からの正孔は直接ｎ−型層３に注入され
るようになって、サイリスタ動作に入る。この実施例の
場合は、ｐ型ソース層９の周囲にｎ型ウェル８を形成す
ることによって、この様なサイリスク動作に入るのを防
止している。またサイリスタ動作を抑制するには、ｐ型
ソース層９の幅を短くすることが有効である。一方、入
力端子ＩＮが“Ｈ″レベル −Ｖ ｃｃ）になると、ｎ
チャネルＭＯＳトランジスタＱ２かオンして、ｎｐｎ）
ランリスクＴ１のベース・エミッタ間が短絡され、ｎｐ
ｎ）ランリスクはオフする。サイリスタ動作しないよう
に設計すれば、高速のオフ動作か可能である。
クタ電極兼ｐチャネルＭＯＳｌ−ランリスクのソース電
極である電極１７が電源Ｖｃｃに接続され、ｎチャネル
ＭＯＳ）ランリスクとｐチャネルＭＯＳトランジスタの
ゲート電極１１．１３が共通に接続されて入力端子ＩＮ
となり、ｎｐｎ）ランリスクのエミッタ電極兼ｎチャネ
ルＭＯＳｌ−ランリスクのソース電極である電極１５が
出力端子ＯＵＴとなっている。したかってこの第１の複
合回路Ａは、第２図の等価回路で示される。出力端子Ｏ
ＵＴに適当なスイッチング段が接続されれば、ＢｉＣＭ
ＯＳインバータとなる。いま出力端子ＯＵＴが、図では
示していないスイッチング段を介して接地されていると
して動作を説明する。入力端子ＩＮに“Ｌルベル（−Ｖ
ｓｓ）か入ると、ｐチャネルＭＯ５）ランリスクＱ１
がオンして、ｐ型ソース層９からチャネルを通してｐ型
ベース層４にベース電流が供給され、これによりｎｐｎ
トランジスタＴ１はオンする。このｎｐｎ トランジ
スタＴ１とｐチャネルＭＯＳトランジスタロ１の部分は
いわゆるＩ ＧＢＴと同じである。したかつて、ｐチャ
ネルＭＯＳトランジスタロ１によりベース電流が供給さ
れてオン状態となり、エミ・ツタ層５からｐ型ベース層
４に電子か注入されてこれがｎ−型層３を通ってｐ型ド
レイン層３に入るようになると、導電変調効果により素
子は低いオン電圧を示す。さらに電流が大きくなると、
ｐ型ソース層９からの正孔は直接ｎ−型層３に注入され
るようになって、サイリスタ動作に入る。この実施例の
場合は、ｐ型ソース層９の周囲にｎ型ウェル８を形成す
ることによって、この様なサイリスク動作に入るのを防
止している。またサイリスタ動作を抑制するには、ｐ型
ソース層９の幅を短くすることが有効である。一方、入
力端子ＩＮが“Ｈ″レベル −Ｖ ｃｃ）になると、ｎ
チャネルＭＯＳトランジスタＱ２かオンして、ｎｐｎ）
ランリスクＴ１のベース・エミッタ間が短絡され、ｎｐ
ｎ）ランリスクはオフする。サイリスタ動作しないよう
に設計すれば、高速のオフ動作か可能である。
次に第２の複合回路Ｂは、ここではｎチャネルＭＯＳト
ランジスタのゲート電極３７が入力端子ＩＮ、 ドレイ
ン電極４２とコレクタ電極４１が共通に出力端子ＯＵＴ
となり、エミッタ電極３つか接地（Ｖ ｓｓ）されてい
る。したがってこの第２の複合回路Ｂは、第３図の等価
回路で示される。この出力端子ＯＵＴに適当な負荷を接
続すれば、インバータとなる。適当な負荷が接続された
場合を想定して動作を説明すれば、入力端子ＩＮか“Ｌ
″レベルときｎチャネルＭＯＳ）ランリスクＱ３はオフ
、したがってｎｐｎ ）ランリスクＴ２もオフである。
ランジスタのゲート電極３７が入力端子ＩＮ、 ドレイ
ン電極４２とコレクタ電極４１が共通に出力端子ＯＵＴ
となり、エミッタ電極３つか接地（Ｖ ｓｓ）されてい
る。したがってこの第２の複合回路Ｂは、第３図の等価
回路で示される。この出力端子ＯＵＴに適当な負荷を接
続すれば、インバータとなる。適当な負荷が接続された
場合を想定して動作を説明すれば、入力端子ＩＮか“Ｌ
″レベルときｎチャネルＭＯＳ）ランリスクＱ３はオフ
、したがってｎｐｎ ）ランリスクＴ２もオフである。
入力端子“Ｈ”レベルが入ると、ｎチャネルＭＯＳ）ラ
ンリスクＱ３がオンして、このＭＯＳ）ランリスクＱ３
を介してｎｐｎをトランジスタＴ２にベース電流が供給
されて、ｎｐｎ ）ランリスクＴ２はオンする。この第
２の複合回路Ｂは、第１の複合回路Ａと異なってｐｎｐ
ｎ構造はなく、シたがってＩ ＧＥＴ動作はしないし、
もちろんサイリスタ動作もしない。
ンリスクＱ３がオンして、このＭＯＳ）ランリスクＱ３
を介してｎｐｎをトランジスタＴ２にベース電流が供給
されて、ｎｐｎ ）ランリスクＴ２はオンする。この第
２の複合回路Ｂは、第１の複合回路Ａと異なってｐｎｐ
ｎ構造はなく、シたがってＩ ＧＥＴ動作はしないし、
もちろんサイリスタ動作もしない。
第１の複合回路Ａと第２の複合回路Ｂを直列接続すれば
、そのままＢｉＣＭＯＳインバータが構成される。第４
図はその等価回路であり、第２図の回路の出力端子ＯＵ
Ｔと第３図の回路の出力端子ＯＵＴを共通の出力端子Ｏ
ＵＴとし１、同しくそれぞれの入力端子ＩＮを共通の入
力端子ＩＮとしたものである。
、そのままＢｉＣＭＯＳインバータが構成される。第４
図はその等価回路であり、第２図の回路の出力端子ＯＵ
Ｔと第３図の回路の出力端子ＯＵＴを共通の出力端子Ｏ
ＵＴとし１、同しくそれぞれの入力端子ＩＮを共通の入
力端子ＩＮとしたものである。
以上のようにしたこの実施例によれば、高速動作可能な
りｉＣＭＯＳ回路を小さい面積に構成することかできる
。
りｉＣＭＯＳ回路を小さい面積に構成することかできる
。
第５図は、第１の複合回路ＡとｎチャネルＭＯＳトラン
ジスタ回路Ｃ内の一つのｎチャネルＭＯＳトランジスタ
Ｑ４を直列接続してＢｉＣＭＯＳインバータを構成した
例を示している。
ジスタ回路Ｃ内の一つのｎチャネルＭＯＳトランジスタ
Ｑ４を直列接続してＢｉＣＭＯＳインバータを構成した
例を示している。
第６図は本発明の別の実施例であり、第１図の第１の複
合回路Ａ部分の変形例である。第１図と対応する部分に
は第１図と同一符号を付して詳細な説明は省略する。こ
の実施例では、まずバイポーラトランジスタ領域にｐ型
ベース層形成前に多結晶シリコン膜によりベース引出し
電極５２か形成される。このベース引出し５２はｐ型不
純物かドープされたのであり、例えばｎチャネルＭＯＳ
トランジスタのゲート電極１３と同し多結晶シリコン膜
を用いて同時にパターン形成される。これらベース引出
し電極５２とゲート電極１３をマスクとして不純物をイ
オン注入して内部ベース層となるｐ型ベース層４が形成
される。そしてベース引出し電極５２中の不純物をウェ
ハに拡散させて、外部ベース層となるｐ型層６が形成さ
れる。その後ベース引出し電極５２およびゲート電極１
３が形成された面は酸化膜５８で覆われ、エミッタ開口
に多結晶シリコン膜５１が堆積形成され、この多結晶シ
リコン膜５１を通して不純物がドープされてｎ′″型エ
ミッタ層５が形成される。ｎチャネルＭＯ３）ランリス
タを形成するｐ型ウェル５３はこの実施例では、ｐ型ベ
ース層６とは別にバイポーラトランジスタ領域の外に形
成されている。
合回路Ａ部分の変形例である。第１図と対応する部分に
は第１図と同一符号を付して詳細な説明は省略する。こ
の実施例では、まずバイポーラトランジスタ領域にｐ型
ベース層形成前に多結晶シリコン膜によりベース引出し
電極５２か形成される。このベース引出し５２はｐ型不
純物かドープされたのであり、例えばｎチャネルＭＯＳ
トランジスタのゲート電極１３と同し多結晶シリコン膜
を用いて同時にパターン形成される。これらベース引出
し電極５２とゲート電極１３をマスクとして不純物をイ
オン注入して内部ベース層となるｐ型ベース層４が形成
される。そしてベース引出し電極５２中の不純物をウェ
ハに拡散させて、外部ベース層となるｐ型層６が形成さ
れる。その後ベース引出し電極５２およびゲート電極１
３が形成された面は酸化膜５８で覆われ、エミッタ開口
に多結晶シリコン膜５１が堆積形成され、この多結晶シ
リコン膜５１を通して不純物がドープされてｎ′″型エ
ミッタ層５が形成される。ｎチャネルＭＯ３）ランリス
タを形成するｐ型ウェル５３はこの実施例では、ｐ型ベ
ース層６とは別にバイポーラトランジスタ領域の外に形
成されている。
このｐ型ウェル５３にｎ″型ドレイン、ドレイン層５４
．５５が形成され、これらの間にゲート絶縁膜１０を介
してゲート電極１１が形成されている。ｎチャネルＭＯ
Ｓトランジスタのドレイン電極５６は、バイポーラトラ
ンジスタのベース引出し電極５２にコンタクトするベー
ス電極１６と共通接続されている。ソース電極５７はソ
ース層５５とｐ型ウェル５３に同時にコンタクトするよ
うに配設され、これはバイポーラトランジスタのエミッ
タ電極１５に接続される。これにより、第２図の第１の
複合回路Ａと同じ第２図の等価回路で表される複合回路
が得られる。
．５５が形成され、これらの間にゲート絶縁膜１０を介
してゲート電極１１が形成されている。ｎチャネルＭＯ
Ｓトランジスタのドレイン電極５６は、バイポーラトラ
ンジスタのベース引出し電極５２にコンタクトするベー
ス電極１６と共通接続されている。ソース電極５７はソ
ース層５５とｐ型ウェル５３に同時にコンタクトするよ
うに配設され、これはバイポーラトランジスタのエミッ
タ電極１５に接続される。これにより、第２図の第１の
複合回路Ａと同じ第２図の等価回路で表される複合回路
が得られる。
第７図は第６図の構造を変形した実施例である。
この実施例では、バイポーラトランジスタ領域とｎチャ
ネルＭＯＳトランジスタ領域の間の分離構造が第６図と
異なる。すなわち分離領域に基板１に達する深さのトレ
ンチ６１が形成され、このトレンチ６１内に酸化膜６２
を介してアンドープ多結晶シリコン６３が埋込み形成さ
れている。
ネルＭＯＳトランジスタ領域の間の分離構造が第６図と
異なる。すなわち分離領域に基板１に達する深さのトレ
ンチ６１が形成され、このトレンチ６１内に酸化膜６２
を介してアンドープ多結晶シリコン６３が埋込み形成さ
れている。
第８図は第６図の構造を変形した別の実施例である。こ
の実施例では、内部ベース層を歪みエピタキシャル層で
あるシリコン・ゲルマニウム合金層（ＳｉＧｅ層）７１
を用いて構成して、バイポーラトランジスタをヘテロ接
合バイポーラトランジスタとしている。すなわちエミッ
タ領域に何らかのマスクを形成した状態でｐ型外部ベー
ス層６を形成した後、エミッタ領域のマスクを除去して
ｐ型５ｉＧｅ合金層７１をエピタキシャル成長させる。
の実施例では、内部ベース層を歪みエピタキシャル層で
あるシリコン・ゲルマニウム合金層（ＳｉＧｅ層）７１
を用いて構成して、バイポーラトランジスタをヘテロ接
合バイポーラトランジスタとしている。すなわちエミッ
タ領域に何らかのマスクを形成した状態でｐ型外部ベー
ス層６を形成した後、エミッタ領域のマスクを除去して
ｐ型５ｉＧｅ合金層７１をエピタキシャル成長させる。
この５ｉＧｅ層７１上に多結晶シリコン・エミッタ層７
２を形成する。Ｓ ｉＧｅ層７１の酸化膜５８上に延在
する部分は多結晶シリコン膜７３によりベース電極１６
に接続されている。外部ベース層６はベース抵抗を下げ
る効果があり、５ｉＧｅ層７１と接している。
２を形成する。Ｓ ｉＧｅ層７１の酸化膜５８上に延在
する部分は多結晶シリコン膜７３によりベース電極１６
に接続されている。外部ベース層６はベース抵抗を下げ
る効果があり、５ｉＧｅ層７１と接している。
これらの第６図〜第８図の実施例によっても先の実施例
と同様の効果が得られる。
と同様の効果が得られる。
本発明は上記実施例に限られない。例えば実施例ではバ
イポーラトランジスタにｎｐｎ）ランリスタを用いたが
、ｐｎｐ）ランリスタを用いることもできる。その場合
には実施例のｎチャネルＭＯＳトランジスタとｎチャネ
ルＭＯＳトランジスタを逆にすればよい。
イポーラトランジスタにｎｐｎ）ランリスタを用いたが
、ｐｎｐ）ランリスタを用いることもできる。その場合
には実施例のｎチャネルＭＯＳトランジスタとｎチャネ
ルＭＯＳトランジスタを逆にすればよい。
［発明の効果コ
以上のように本発明によれば、バイポーラトランジスタ
とＭＯＳ）ランリスタを一体化して小さい面積にＢｉＣ
ＭＯ５回路を実現できる複合型半導体装置を提供するこ
とができる。
とＭＯＳ）ランリスタを一体化して小さい面積にＢｉＣ
ＭＯ５回路を実現できる複合型半導体装置を提供するこ
とができる。
第１図は本発明の一実施例の複合型半導体装置の構造を
示す図、 第２図は第１図の第１の複合回路Ａ部の等価回路図、 第３図は同しく第２の複合回路Ｂ部の等価回路図、 第４図は第１の複合回路Ａと第２の複合回路Ｂを直列接
続して得られるＢｉＣＭＯＳインバータの等価回路図、 第５図は第１の複合回路ＡとｎチャネルＭＯＳトランジ
スタを直列接続して得られるＢｉＣＭＯＳインバータの
等価回路図、 第６図は別の実施例の複合型半導体装置の構造を示す図
、 第７図はさらに別の実施例の複合型半導体装置の構造を
示す図、 第８図はさらに別の実施例の複合型半導体装置の構造を
示す図である。 １・・・ｐ−型シリコン基板、２・・・ｎ゛型コレクタ
埋込み層、３・・ｎ−型エピタキシャル層、４・・ｐ型
ベース層（兼ドレイン層）、５・・・ｎ”型エミッタ層
（兼ドレイン層）、６・・・ｎ型ウェル、７・・・ｎ“
型ソース層、８・・・ｎ型ウェル、９・・・ｐ型ソース
層、１０．１２・・・ゲート絶縁膜、１１．１３・・・
ゲート電極、１４・・・ｎ＋型コレクタ取出し層、］５
゜１６．１７・・・電極、２０・・・ｎ型ウェル、２１
，２２・・・ｎ“型ソース、ドレイン層、２３・・・ゲ
ート絶縁膜、２４・・・ゲート電極、３１・・・ｐ型ベ
ース層、３２・・・・・・ｎ＋型エミッタ層、３３・・
・ｎ型ウェル、３４・・・ｎ＋型ソース層、３５・・・
ｎ“型ドレイン層、３６・・・ゲート絶縁膜、３７・・
・ゲート電極、３８・・・ｎ＋型コレクタ取出し層、３
９，４０，４］、、４２・・・電極。 ０ＵＴ １１２図 ｓｓ 第４図 ｓｓ 第３図 ｓｓ 第５図
示す図、 第２図は第１図の第１の複合回路Ａ部の等価回路図、 第３図は同しく第２の複合回路Ｂ部の等価回路図、 第４図は第１の複合回路Ａと第２の複合回路Ｂを直列接
続して得られるＢｉＣＭＯＳインバータの等価回路図、 第５図は第１の複合回路ＡとｎチャネルＭＯＳトランジ
スタを直列接続して得られるＢｉＣＭＯＳインバータの
等価回路図、 第６図は別の実施例の複合型半導体装置の構造を示す図
、 第７図はさらに別の実施例の複合型半導体装置の構造を
示す図、 第８図はさらに別の実施例の複合型半導体装置の構造を
示す図である。 １・・・ｐ−型シリコン基板、２・・・ｎ゛型コレクタ
埋込み層、３・・ｎ−型エピタキシャル層、４・・ｐ型
ベース層（兼ドレイン層）、５・・・ｎ”型エミッタ層
（兼ドレイン層）、６・・・ｎ型ウェル、７・・・ｎ“
型ソース層、８・・・ｎ型ウェル、９・・・ｐ型ソース
層、１０．１２・・・ゲート絶縁膜、１１．１３・・・
ゲート電極、１４・・・ｎ＋型コレクタ取出し層、］５
゜１６．１７・・・電極、２０・・・ｎ型ウェル、２１
，２２・・・ｎ“型ソース、ドレイン層、２３・・・ゲ
ート絶縁膜、２４・・・ゲート電極、３１・・・ｐ型ベ
ース層、３２・・・・・・ｎ＋型エミッタ層、３３・・
・ｎ型ウェル、３４・・・ｎ＋型ソース層、３５・・・
ｎ“型ドレイン層、３６・・・ゲート絶縁膜、３７・・
・ゲート電極、３８・・・ｎ＋型コレクタ取出し層、３
９，４０，４］、、４２・・・電極。 ０ＵＴ １１２図 ｓｓ 第４図 ｓｓ 第３図 ｓｓ 第５図
Claims (1)
- 【特許請求の範囲】 （１）半導体基板と、 この基板上に形成された第１導電型コレクタ層、第２導
電型ベース層および第１導電型エミッタ層を有するバイ
ポーラトランジスタと、 前記バイポーラトランジスタのコレクタ層内に第２導電
型のソース、ドレイン層が形成された第２導電チャネル
ＭＯＳトランジスタと、 前記バイポーラトランジスタのベース層内に第１導電型
ソース、ドレイン層が形成された第１導電チャネルＭＯ
Ｓトランジスタと、 を備えたことを特徴とする複合型半導体装置。（２）前
記第２導電チャネルＭＯＳトランジスタのドレイン層は
、前記バイポーラトランジスタのベース層と共用であり
、 前記第１導電チャネルＭＯＳトランジスタのソース層は
、前記バイポーラトランジスタのエミッタ層と共用であ
る、 ことを特徴とする請求項１記載の複合型半導体装置。 （３）半導体基板と、 この基板上に形成された第１導電型コレクタ層、第２導
電型ベース層および第１導電型エミッタ層を有する第１
のバイポーラトランジスタ、この第１のバイポーラトラ
ンジスタのコレクタ層内に第２導電型のソース、ドレイ
ン層が形成された第２導電チャネルＭＯＳトランジスタ
、および前記第１のバイポーラトランジスタのベース層
内に第１導電型ソース、ドレイン層が形成された第１導
電チャネルＭＯＳトランジスタが形成された第１の複合
回路と、 前記基板上に形成された第１導電型コレクタ層、第２導
電型ベース層および第１導電型エミッタ層を有する第２
のバイポーラトランジスタ、この第２のバイポーラトラ
ンジスタのベース層内に第１導電型ソース、ドレイン層
が形成された第１導電チャネルＭＯＳトランジスタが形
成された第２の複合回路と、 前記基板の前記第１、第２のバイポーラトランジスタと
別の領域に形成された第２導電型ウェルに第１導電チャ
ネル型ＭＯＳトランジスタを形成してなる第１導電チャ
ネル型ＭＯＳトランジスタ回路と、 を備えたことを特徴とする複合型半導体装置。（４）前
記第２導電チャネルＭＯＳトランジスタのドレイン層は
、前記バイポーラトランジスタのベース層と共用であり
、 前記第１導電チャネルＭＯＳトランジスタのソース層は
、前記バイポーラトランジスタのエミッタ層と共用であ
る、 ことを特徴とする請求項３記載の複合型半導体装置。 （５）前記第１の複合回路は、第１のバイポーラトラン
ジスタのコレクタと第２導電チャネル型ＭＯＳトランジ
スタのソースが電源に、第１のバイポーラトランジスタ
のエミッタと第１導電チャネル型ＭＯＳトランジスタの
ソースが出力端子に、第１導電チャネル型ＭＯＳトラン
ジスタと第２導電チャネル型ＭＯＳトランジスタのゲー
トが共通に入力端子にそれぞれ接続され、 前記第２の複合回路は、第２のバイポーラトランジスタ
のコレクタと第１導電チャネル型ＭＯＳトランジスタの
ソースが前記出力端子に、第２のバイポーラトランジス
タのエミッタが接地端子に、第１導電チャネル型ＭＯＳ
トランジスタのゲートが前記入力端子に接続されて、 これら第１、第２の複合回路によりＢｉＣＭＯＳインバ
ータが構成されていることを特徴とする請求項３記載の
複合型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34029290A JPH04207068A (ja) | 1990-11-30 | 1990-11-30 | 複合型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34029290A JPH04207068A (ja) | 1990-11-30 | 1990-11-30 | 複合型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207068A true JPH04207068A (ja) | 1992-07-29 |
Family
ID=18335550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34029290A Pending JPH04207068A (ja) | 1990-11-30 | 1990-11-30 | 複合型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8115256B2 (en) | 2006-08-31 | 2012-02-14 | Sanyo Electric Co., Ltd. | Semiconductor device |
-
1990
- 1990-11-30 JP JP34029290A patent/JPH04207068A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8115256B2 (en) | 2006-08-31 | 2012-02-14 | Sanyo Electric Co., Ltd. | Semiconductor device |
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