JPS62105448A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS62105448A JPS62105448A JP24651785A JP24651785A JPS62105448A JP S62105448 A JPS62105448 A JP S62105448A JP 24651785 A JP24651785 A JP 24651785A JP 24651785 A JP24651785 A JP 24651785A JP S62105448 A JPS62105448 A JP S62105448A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置、特に配線部分の構造およびその
製造方法に関するものである。
製造方法に関するものである。
（従来の技術）
半導体基板にスイッチング素子などの機能素子を形成し
た場合、素子として占有する基板は表面から高々１０μ
ｍ程度の深さであり、素子を形成した後に残りの半導体
基板領域は絶縁体基板に置き換えた方が特性上都合の良
いことが多い。例えば絶縁体基板上の半導体素子はＳＯ
８（Ｓｉｌｉｃｏｎ ｏｎ８ａｐｐｂｉｒｅ ） な
どと呼ばれ、素子の高速化、高耐圧化などに有効である
。しかし、ＳＯＳではへテロエピタキシャル成長による
結晶のための欠陥が多く期待される特性が発揮できない
問題がある。
た場合、素子として占有する基板は表面から高々１０μ
ｍ程度の深さであり、素子を形成した後に残りの半導体
基板領域は絶縁体基板に置き換えた方が特性上都合の良
いことが多い。例えば絶縁体基板上の半導体素子はＳＯ
８（Ｓｉｌｉｃｏｎ ｏｎ８ａｐｐｂｉｒｅ ） な
どと呼ばれ、素子の高速化、高耐圧化などに有効である
。しかし、ＳＯＳではへテロエピタキシャル成長による
結晶のための欠陥が多く期待される特性が発揮できない
問題がある。
そこで、半導体単結晶基板上にすでに形成しである素子
表面層を接着剤を用いて第１の支持基板に固定し、基板
をエツチング法などによって薄膜化し、続いてその面を
第２の支持基板に接着剤を用いて固定した後、第１の支
持基板を除去して素子表面を露出させる方法が報告され
ている（ジャパニーズφジャーナル舎アブライド−フィ
ツクス（Ｊａｐａｎ、Ｊ、ＡｐｐＪ、 Ｐｈｙｓ、
Ｖｏｌ、２３゜Ｎｈ＋ｏ、 ｐｐ、 ｒＪ８］５．
１９８４））。
表面層を接着剤を用いて第１の支持基板に固定し、基板
をエツチング法などによって薄膜化し、続いてその面を
第２の支持基板に接着剤を用いて固定した後、第１の支
持基板を除去して素子表面を露出させる方法が報告され
ている（ジャパニーズφジャーナル舎アブライド−フィ
ツクス（Ｊａｐａｎ、Ｊ、ＡｐｐＪ、 Ｐｈｙｓ、
Ｖｏｌ、２３゜Ｎｈ＋ｏ、 ｐｐ、 ｒＪ８］５．
１９８４））。
（発明が解決しようとする問題点）
従来の構造で［れ絶縁体基板上の素子表面（−露出させ
るためには支持ノル仮との接着工程が少くとも２回必要
であり、製造工程が複雑となる欠点があった。しかもＭ
ｌの接着層［程は仮接着であり、いずれ支持基板を容易
に剥離することが要求される。し力１（−１実際の接着
剤を半導体素子領域や別の接着領域に損傷を与えずに除
去したり、溶解させることは国難で、移し換えの歩留り
を著しく低下させる原因となっていた。またこのように
して例えばＣＭＯ８を形成すると、トランジスタの基板
領域が一足電鈴に接続されずに浮いてｈるため動作マー
ジンが狭くなる等の問題があった。
るためには支持ノル仮との接着工程が少くとも２回必要
であり、製造工程が複雑となる欠点があった。しかもＭ
ｌの接着層［程は仮接着であり、いずれ支持基板を容易
に剥離することが要求される。し力１（−１実際の接着
剤を半導体素子領域や別の接着領域に損傷を与えずに除
去したり、溶解させることは国難で、移し換えの歩留り
を著しく低下させる原因となっていた。またこのように
して例えばＣＭＯ８を形成すると、トランジスタの基板
領域が一足電鈴に接続されずに浮いてｈるため動作マー
ジンが狭くなる等の問題があった。
本発明の目的は、これらの問題を解決した半導体装置と
その製造方法’Ｅ−提供することにある。
その製造方法’Ｅ−提供することにある。
（問題を解決するための手段）
本発明によれば、素子が形成されている半導体層が基板
上に絶縁性接着層を介して形成されている半導体装置に
おいて、素子から主に電極配線をとりだす側が基板と向
かいあうでおりしかもコンタクト穴を設けて前記電極配
線あるいは素子に接続する１１極配線を表向に設けるこ
とを特徴とする半導体装置が得られる。
上に絶縁性接着層を介して形成されている半導体装置に
おいて、素子から主に電極配線をとりだす側が基板と向
かいあうでおりしかもコンタクト穴を設けて前記電極配
線あるいは素子に接続する１１極配線を表向に設けるこ
とを特徴とする半導体装置が得られる。
史に本発明によれば半導体基板上に素子を形成し、絶縁
性接着層を介して素子７！を底面を別の基板と接着し、
前記半導体基板を素子形成層まで除去し、この層の土に
絶縁膜を形成し、コンタクト穴を形成すべき部分のＰＸ
Ｍ、膜を除去して素子形成層を請出させあるいはその下
の素子形成層まで除去してｔ極間ＩｉＦ！！を露出させ
これと接続する電極配線を形成することを特徴とする半
導体装置の製造方法が得られる。
性接着層を介して素子７！を底面を別の基板と接着し、
前記半導体基板を素子形成層まで除去し、この層の土に
絶縁膜を形成し、コンタクト穴を形成すべき部分のＰＸ
Ｍ、膜を除去して素子形成層を請出させあるいはその下
の素子形成層まで除去してｔ極間ＩｉＦ！！を露出させ
これと接続する電極配線を形成することを特徴とする半
導体装置の製造方法が得られる。
本発明の構成を図を用いてより詳細に説明する。
第１図は本発明構造の模式的断面図で、第３図はＭｌ図
に対比して下した従来構造の断面図である。
に対比して下した従来構造の断面図である。
第１図と第２図において、１け半導体層％ ２はチップ
のポンディングパッド、３け保商用絶縁膜。
のポンディングパッド、３け保商用絶縁膜。
４け接着層、５＃を支持ノん板でろる。第１図と第２図
を較べると１本発明構造のチップ面は従来の反対ｊ＠ｆ
向いていること、ボンディング用コンタクト穴が半導体
層側から開けられている。またコンタクト穴はボンディ
ング用にとどまらずチップ内での配線用として用いても
よい。またポンディングパッド２まで開孔せず素子の基
板領域まで開孔しでもよい。
を較べると１本発明構造のチップ面は従来の反対ｊ＠ｆ
向いていること、ボンディング用コンタクト穴が半導体
層側から開けられている。またコンタクト穴はボンディ
ング用にとどまらずチップ内での配線用として用いても
よい。またポンディングパッド２まで開孔せず素子の基
板領域まで開孔しでもよい。
従来構造は第１図の状態で基板側にコンタクト穴を形成
せずに別の接着層４を介１〜て支持基板５に半導体層ｌ
を固定した後、初めの接着層と支持基板を除去すること
によって実現された吃のであるが、接着層を介して２回
も支持基板を移し換えること＃′ｉ素子に損傷を起こし
易いし、工程も長いという問題点がある。したがって、
本発明構造は従来構造を実現するプロセスの途中で形成
することができるので、上記問題点が著しく改善される
ことがわかる。
せずに別の接着層４を介１〜て支持基板５に半導体層ｌ
を固定した後、初めの接着層と支持基板を除去すること
によって実現された吃のであるが、接着層を介して２回
も支持基板を移し換えること＃′ｉ素子に損傷を起こし
易いし、工程も長いという問題点がある。したがって、
本発明構造は従来構造を実現するプロセスの途中で形成
することができるので、上記問題点が著しく改善される
ことがわかる。
（作用）
本発明構造は、すでに素子や配線が形成された半導体Ｉ
−の裏側からコンタクト穴を設けてボンディングなどの
電極配線を行おうするもので、配線の多ノー化等が容易
に実現できる。
−の裏側からコンタクト穴を設けてボンディングなどの
電極配線を行おうするもので、配線の多ノー化等が容易
に実現できる。
また従来の８０８さらに一般に８０１では困難とされた
基板電位制御用の電極形成も前述のように所望のコンタ
クト穴と配線用金属の蒸着等による通常の写真蝕刻技術
を用いて行なうことができるので、微細素子特性が著し
く安定し、特性の向上が期待される。
基板電位制御用の電極形成も前述のように所望のコンタ
クト穴と配線用金属の蒸着等による通常の写真蝕刻技術
を用いて行なうことができるので、微細素子特性が著し
く安定し、特性の向上が期待される。
（実施例）
以下、図を用いて本発明の一実施例について説明する。
１８３図（ａ）〜ｆｄ）は本発明の詳細な説明するため
の主な製造工程の模式的断面図である。
の主な製造工程の模式的断面図である。
シリコン基板１１に一般的に周込られるシリコン素子形
成プロセス例えば選択酸化法（ＬＯＣＯ８法）による素
子分離領域形成法などを用いてＭＯＢ型集撰集積回路成
するとアルミニウム・ボンディング用電極１２と配線保
護膜１３が基板表面に形成され第３図（ａ）となる。
成プロセス例えば選択酸化法（ＬＯＣＯ８法）による素
子分離領域形成法などを用いてＭＯＢ型集撰集積回路成
するとアルミニウム・ボンディング用電極１２と配線保
護膜１３が基板表面に形成され第３図（ａ）となる。
次にエボギシ糸＾分子樹脂あるいは低融点ガラスなど接
着剤＋４を保＃４膜１３の上に塗布し、支持基板１５を
固定すると第３図（ｂ）が得られる。支持基板は石英ガ
ラス、表面に厚い酸化膜が形成されたシリコン基板、あ
るいけ導体など目的に合わせて自由に選択することがで
きる。シリコン基板１１を裏面からメカノケミカルボリ
ジングを用いて７１の厚みまで除去する。例えば砥粒と
してコロイダルシリカ、化学液として有機アミンを用い
ると、素子分離用のシリコン酸化膜などの絶縁膜などの
絶縁膜をストッパーとしてシリコン層８−（υＦ磨する
ことができ極めて再現性が向上する。こうして！ｓ３図
（Ｃ）が得られる。続いて（１７ｆ ＃シリコン面を保
護するために低温で絶縁膜１２を堆積する。接着剤の耐
熱性を考慮して使用できる絶縁膜の堆積方法を選ばなく
てはならないが、光励起ＣＶＩ）や重子共鳴放電を利用
したＣＶＤ法は１００℃で形成でき、かつ緻密な膜が形
成できる。通常の写＾蝕刻技術を用いてボンティングパ
ッドより小さいコンタクト穴１６のパターン化を行なう
。半導体基板１１の中でポンディングパッドが形成され
ている部分ｔｔシリコン酸化膜からなるフィールド領域
なので、その上に形成された表面保護用絶縁膜１２とと
もにコンタクト穴領域をエツチングする。このようにし
て１８３図（（１）がイυられる。このあとポンディン
グパッドを形成すればよい。ポンディングパッドはウェ
ハがチップに切断されてからパッケージ内電極と接続さ
れる。このような形状は従来と全く逆の構造をしている
が、その半導体の動作は全く変化するものではない。ま
た、！Ｉ！’！４図に示されるようにコンタクト穴８設
けた後、所望の領域に配線パターン４０、４１を形成す
ることも岑易に行なうことができこの場合は実質上２層
配線できることＫなる。
着剤＋４を保＃４膜１３の上に塗布し、支持基板１５を
固定すると第３図（ｂ）が得られる。支持基板は石英ガ
ラス、表面に厚い酸化膜が形成されたシリコン基板、あ
るいけ導体など目的に合わせて自由に選択することがで
きる。シリコン基板１１を裏面からメカノケミカルボリ
ジングを用いて７１の厚みまで除去する。例えば砥粒と
してコロイダルシリカ、化学液として有機アミンを用い
ると、素子分離用のシリコン酸化膜などの絶縁膜などの
絶縁膜をストッパーとしてシリコン層８−（υＦ磨する
ことができ極めて再現性が向上する。こうして！ｓ３図
（Ｃ）が得られる。続いて（１７ｆ ＃シリコン面を保
護するために低温で絶縁膜１２を堆積する。接着剤の耐
熱性を考慮して使用できる絶縁膜の堆積方法を選ばなく
てはならないが、光励起ＣＶＩ）や重子共鳴放電を利用
したＣＶＤ法は１００℃で形成でき、かつ緻密な膜が形
成できる。通常の写＾蝕刻技術を用いてボンティングパ
ッドより小さいコンタクト穴１６のパターン化を行なう
。半導体基板１１の中でポンディングパッドが形成され
ている部分ｔｔシリコン酸化膜からなるフィールド領域
なので、その上に形成された表面保護用絶縁膜１２とと
もにコンタクト穴領域をエツチングする。このようにし
て１８３図（（１）がイυられる。このあとポンディン
グパッドを形成すればよい。ポンディングパッドはウェ
ハがチップに切断されてからパッケージ内電極と接続さ
れる。このような形状は従来と全く逆の構造をしている
が、その半導体の動作は全く変化するものではない。ま
た、！Ｉ！’！４図に示されるようにコンタクト穴８設
けた後、所望の領域に配線パターン４０、４１を形成す
ることも岑易に行なうことができこの場合は実質上２層
配線できることＫなる。
また図中に示した配線パターン４０＃ｉ電極４２まで到
達しておらず９ｉ層４３に形成したＭＯＳトランジスタ
の基板領域に接しており、この配線に基準電圧を加えれ
ば基板領域の電位を安定させることができる。
達しておらず９ｉ層４３に形成したＭＯＳトランジスタ
の基板領域に接しており、この配線に基準電圧を加えれ
ば基板領域の電位を安定させることができる。
（発明の効果）
このようにして本発明構造は、従来に較べて製造工程が
著しく短縮され、同時に製造歩貿りも大きく改善された
。同時に材料の選択、すなわち用いられる接着剤はあと
で除去する必要がなしため低融点ガラスといった。有機
接着剤に比べれば高融点の材料も使うことができ選択の
条件が広がることなどの効果もある。また、従来の集積
回路では通常片側の表面に２〜４層の多層配線が用いら
れてきたが、本発明構造は半導体層の両側が使用できる
ため４〜８層の多層化が今までの技術だけで可能になる
という大きな利点も生ずるので、より高密度を要する集
積（ロ）路には大きな効果を発揮する。
著しく短縮され、同時に製造歩貿りも大きく改善された
。同時に材料の選択、すなわち用いられる接着剤はあと
で除去する必要がなしため低融点ガラスといった。有機
接着剤に比べれば高融点の材料も使うことができ選択の
条件が広がることなどの効果もある。また、従来の集積
回路では通常片側の表面に２〜４層の多層配線が用いら
れてきたが、本発明構造は半導体層の両側が使用できる
ため４〜８層の多層化が今までの技術だけで可能になる
という大きな利点も生ずるので、より高密度を要する集
積（ロ）路には大きな効果を発揮する。
さらに本発明はＭＯＢ集積回路だけでなく、 バイポー
ラ集積回路ＧａＡｓ集積回路などにも適用できるのは明
らかで、特にデバイスや材料によって制限されることは
ない。
ラ集積回路ＧａＡｓ集積回路などにも適用できるのは明
らかで、特にデバイスや材料によって制限されることは
ない。
第１図は本発明構造を示す模式的断面図で、第２図１ま
従来構造を示すもので、８１図に対比して示しである。 また、第３図ｆａｎ〜（ｄ）け本発明の一実施例の主な
製造方法を工程順に示した断面図である。Ｍ４図は本発
明の一実施例を示す断面図である。 図中の番号ｔまそれぞれ １．１１・・・・シリコン基板、 ２，１２ ・・・
配線金稿３．１３ ・・・表面保護用絶縁膜、 ４，
１４・・・接着層、 ５．Ｉ５・・・・支持基板 を示したものである。 □
従来構造を示すもので、８１図に対比して示しである。 また、第３図ｆａｎ〜（ｄ）け本発明の一実施例の主な
製造方法を工程順に示した断面図である。Ｍ４図は本発
明の一実施例を示す断面図である。 図中の番号ｔまそれぞれ １．１１・・・・シリコン基板、 ２，１２ ・・・
配線金稿３．１３ ・・・表面保護用絶縁膜、 ４，
１４・・・接着層、 ５．Ｉ５・・・・支持基板 を示したものである。 □
Claims (2)
- （１）素子が形成されている半導体層が基板上に絶縁性
接着層を介して形成されている半導体装置において、素
子から主に電極配線をとりだす側が基板と向かいあって
おりしかもコンタクト穴を設けて前記電極配線あるいは
素子に接続する電極配線を表面に設けることを特徴とす
る半導体装置。 - （２）半導体基板上に素子を形成し、絶縁性接着層を介
して素子形成面を別の基板と接着し、前記半導体基板を
素子形成層まで除去し、この層の上に絶縁膜を形成し、
コンタクト穴を形成すべき部分の絶縁膜を除去して素子
形成層を露出させあるいはその下の素子形成層まで除去
して電極配線を露出させ、これと接続する電極配線を形
成することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60246517A JPH061778B2 (ja) | 1985-11-01 | 1985-11-01 | 半導体装置およびその製造方法 |
| US06/925,717 US4870475A (en) | 1985-11-01 | 1986-10-29 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60246517A JPH061778B2 (ja) | 1985-11-01 | 1985-11-01 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62105448A true JPS62105448A (ja) | 1987-05-15 |
| JPH061778B2 JPH061778B2 (ja) | 1994-01-05 |
Family
ID=17149572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60246517A Expired - Lifetime JPH061778B2 (ja) | 1985-11-01 | 1985-11-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061778B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11505671A (ja) * | 1996-03-12 | 1999-05-21 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | ハイブリッド集積回路の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066185A (ja) * | 1973-10-12 | 1975-06-04 | ||
| JPS5228279A (en) * | 1975-08-13 | 1977-03-03 | Toshiba Corp | Process of semiconductor device |
| JPS53128285A (en) * | 1977-04-14 | 1978-11-09 | Nec Corp | Semiconductor device and production of the same |
| JPS59127860A (ja) * | 1983-01-13 | 1984-07-23 | Nec Corp | 半導体装置の製造法 |
-
1985
- 1985-11-01 JP JP60246517A patent/JPH061778B2/ja not_active Expired - Lifetime
Patent Citations (4)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11505671A (ja) * | 1996-03-12 | 1999-05-21 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | ハイブリッド集積回路の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH061778B2 (ja) | 1994-01-05 |
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Legal Events
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| EXPY | Cancellation because of completion of term |