JPH11505671A - ハイブリッド集積回路の製造方法 - Google Patents

Abstract

(57)【要約】 受動素子（２）と、導体（３，４）のパターンと、半導体材料の小片（６）内に形成した半導体素子（５）とが設けられた基板（１）を有する半導体装置の製造方法。前記受動素子（２）と、前記導体（３，４）のパターンと、前記半導体素子（５）とを半導体材料のウェファ（７）の第１面（８）に形成し、その後このウェファをこの第１面（８）を以って前記基板（１）に接着し、このウェファ（７）の半導体材料を半導体素子（５）の領域を除いてウェファの第２面（２２）側から除去する。従って、半導体素子（５）が形成された半導体材料の小片（６）が残存する。配線は追加の高価な処理工程を導入することなく簡単に実現でき、寄生容量や自己インダクタンスの導入が防止される。

Description

【発明の詳細な説明】 ハイブリッド集積回路の製造方法 本発明は、受動素子と、導体のパターンと、半導体材料の小片内に形成した半 導体素子とを具える基板を有する半導体装置の製造方法に関するものである。 半導体素子は単一のダイオード又はトランジスタとすることができるも、実際 にはこの半導体素子は通常極めて多数のトランジスタを有する集積回路である。 半導体素子が設けられた半導体材料の多数の小片と、抵抗、キャパシタ及びコイ ルのような多数の受動素子とを基板上に設けることができる。半導体素子と受動 素子とは基板上に存在する導体により相互接続される。これにより基板上にハイ ブリッド集積回路が形成される。基板は絶縁性又は半絶縁性の材料を以って構成 しうる為、寄生容量や自己インダクタンスが回避され、従ってこのようなハイブ リッド集積回路で極めて高い周波数の信号を処理することができる。 米国特許第５，４４６，３０９号明細書には、頭書に記載した種類の方法が開 示されており、ここでは、受動素子、この場合キャパシタ及びコイルと、導体の パターンとが基板上に形成され、その後、半導体素子が設けられた半導体材料の 小片が基板上に固着されている。この場合、この小片はその下側面を以って基板 上の導体の１つに直接接続される。他の電気接続は、一端が半導体素子に、他端 が基板上に存在する導体にそれぞれ接続された金属ワイヤにより達成される。 このようなハイブリッド集積回路の配線は複雑であり、従って費用が嵩む。更 に、寄生容量や自己インダクタンスが導入される。半導体素子を有する小片はそ の下側面を以って、基板上に存在する導体に取付けられる。この接続は良導電性 とする必要がある為、この取付け方法に課せられる条件は厳しいものとなる。半 導体素子と基板上に存在する導体との間の前記他の電気接続を金属ワイヤによっ て行なうのも費用が嵩む。これらの金属接続ワイヤを設けるには、特別な高価な 装置が必要となる。更に、ループに配置される金属ワイヤは寄生容量や自己イン ダクタンスを導入する。 本発明の目的は、特に、配線を費用が嵩む追加の処理工程を導入することなく 簡単に達成でき、寄生容量や自己インダクタンスの導入が防止されるハイブリッ ド集積回路の製造方法を提供せんとするにある。 この目的のために、本発明によれば、頭書に記載の方法において、前記受動素 子と、前記導体のパターンと、前記半導体素子とを半導体材料のウェファの第１ 面に形成し、その後このウェファをこの第１面を以って前記基板に接着し、この ウェファの半導体材料を半導体素子の領域を除いてウェファの第２面側から除去 することを特徴とする。 受動素子と、導体のパターンと、半導体素子とは半導体材料のウェファの一面 に形成される。ウェファ上に設けられた導体は半導体素子内の接続体を構成する ばかりではなく、半導体素子と受動素子との間の接続体をも構成する。半導体素 子と受動素子との間の接続は半導体素子内の接続と同じ処理工程で実現しうる。 この目的のために追加の処理工程は必要としない。接続体は極めて短くでき、ウ ェファ表面上に位置させることができる。更に、半導体素子に近接する半導体材 料は除去する。従って、依然として生じるいかなる寄生容量や自己インダクタン スも極めて小さくなる。半導体材料の除去後に半導体素子の領域に残存する半導 体材料は、半導体素子が形成されている小片を構成する。上側にウェファが接着 されている基板はハイブリッド集積回路を補強する。 半導体材料を除去する前に半導体素子の領域においてウェファの第２面にエッ チングマスクを設け、次に半導体材料をエッチングにより除去するのが好ましい 。この場合、半導体素子に損傷を与えることなく、半導体材料を簡単に除去しう る。エッチング処理はゆっくり進行する為、エッチングマスクを設ける前に、ウ ェファの半導体材料をその厚さの一部に亘って前記第２面側から除去することに より、半導体材料の除去を早めるようにすることができる。この厚さの一部の除 去は研磨処理により行なうのが好ましい。 以下、本発明を図面を参照して実施例につき詳細に説明する。図中、 図１〜３は、本発明方法により半導体装置を製造する数工程を線図的に断面で 示す。 図１〜３は図３に示す半導体装置の製造の数工程を線図的に断面で示しており 、この半導体装置は、受動素子２、本例ではコイルと、導体３，４のパターンと 、半導体材料の小片６中に形成した半導体素子５とが設けられた基板１を有する 。 製造は図１に示すｎ型シリコンウェファ７から開始する。このウェファ７の第 １面８には通常のようにして半導体素子５、本例ではｐ型ベース領域９及びｎ型 エミッタ領域１０を有するバイポーラトランジスタを形成する。このトランジス タのコレクタ領域はベース領域９の下側に位置するシリコンウェファ７の部分を 以って構成し、これに図面の面以外で通常のように接点を形成する。 半導体素子を形成した後、ウェファ７の第１面８上に約０．５μｍの厚さのシ リコン酸化物層１１を設け、次にこのシリコン酸化物層中に窓１２，１３，１４ ，１５をエッチング形成する。次に、絶縁層１１上及び窓１２，１３，１４，１ ５内にアルミニウム層を堆積し、このアルミニウム層を通常のようにしてエッチ ングして導体３，４のパターンを形成する。導体３及び４を形成したのと同じア ルミニウム層に、ハイブリッド集積回路のためのコイル２及び接続導体１６を形 成する。このコイルは巻回部１７と、窓１５内でシリコンウェファ７上にある端 部１８とを有している。接続導体１６は窓１４内でシリコンウェファ７上にある 導電性部分１９を有する。コイル２の巻回部１７は導体４を経てトランジスタ５ のエミッタ領域１０に接続する。接続導体１６は導体３を経てトランジスタ５の ベース領域９に接続する。 受動素子２、導体３及び４のパターン、半導体素子５及び接続導体１６を半導 体材料のウェファ７の第１面８に形成した後、不活性化材料の層２０を堆積し、 その後ウェファ７をその第１面８側で、接着剤、例えばエポキシ系又はアクリル 酸接着剤の層２１により例えばガラス又はアルミナより成る基板１に固着する。 次に、ウェファ７の半導体材料を半導体素子５の領域を除いて第２面２２から除 去する。従って、半導体材料のウェファ７のうち小片６のみが半導体素子５の領 域に残る。半導体材料を除去した後、基板１はアセンブリ全体に対する補強の作 用をする。 上述した例では、１個のみの半導体素子５をトランジスタ形態で半導体材料の ウェファ７内に形成し、図面を簡単にした。実際のハイブリッド集積回路では、 極めて多数のトランジスタを有する集積回路が実際に抵抗、キャパシタ及びコイ ルのような比較的少数の受動素子と組合わされる。基板１上に存在する導体は集 積回路中の半導体素子を互いに接続するとともに受動素子にも接続する。後者の 接続は前者の接続と同じ処理工程で実現しうる。この目的のためには追加の処理 工程は必要でない。接続の長さは極めて短くすることができる。更に、半導体素 子５に近接する半導体材料を除去する為、依然として生じるいかなる寄生容量や 自己インダクタンスも極めて小さくなる。 半導体材料を除去する前に、ウェファ７にその第２面２２で且つ半導体素子５ の領域でエッチングマスク２３を設け、その後に半導体材料をエッチングにより 除去する。このマスク２３は本例ではシリコン窒化物の層で形成し、シリコンを ＫＯＨ溶液中でシリコン酸化物層１１に至るまでウェファからエッチング除去す る。この場合、エッチングはシリコン酸化物の位置で自動的に停止する。アルミ ニウム層の下側で窓１４及び１５内にシリコン窒化物の薄肉層（図示せず）を設 け、コイル２の端部１８及び接続導体１６の導電性部分１９のアルミニウムをエ ッチング中保護するようにすることができる。このシリコン窒化物層は半導体材 料の除去後に除去してコイル２の端部１８及び接続導体１６を露出させる必要が あること明らかである。 エッチング処理はゆっくり進行する為、エッチングマスク２３を設ける前にウ ェファ７の半導体材料を図２に示すようにその厚さの一部に亘って第２面２２の 側から除去することにより、半導体材料の除去を早めることができる。この厚さ の一部の除去は研磨処理で行なうのが好ましい。 ウェファ上に形成するコイル２は半導体素子５に近接して位置する。ウェファ ７の半導体材料はコイルの領域で除去される為、このコイルは絶縁性の基板１上 に完全に絶縁された状態で位置する。その結果、コイル２は比較的高いＱ（クオ リティファクタ）を有する。半導体材料をコイルの領域で除去しないと、Ｑは著 しく小さくなってしまう。 ウェファ７の第１面８に形成した接続導体１６の導電性部分１９及びコイル２ の端部１８は半導体材料を除去した際に自動的に露出される。従って、ハイブリ ッド集積回路はその後特別な手段を講じることなく外部接触を達成しうる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ファン デン アインデン ヴィルヘルム ス セオドラス アントニウス ヨハネス オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 ファン デルゼン マリア ヘンリカ ヴ ィルヘルミナ アントニア オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６

Claims (1)

1. 【特許請求の範囲】 １．受動素子と、導体のパターンと、半導体材料の小片内に形成した半導体素子 とが設けられた基板を有する半導体装置を製造するに当たり、 前記受動素子と、前記導体のパターンと、前記半導体素子とを半導体材料の ウェファの第１面に形成し、その後このウェファをこの第１面を以って前記基板 に接着し、このウェファの半導体材料を半導体素子の領域を除いてウェファの第 ２面側から除去することを特徴とする半導体装置の製造方法。 ２．請求の範囲１に記載の半導体装置の製造方法において、半導体材料を除去す る前に半導体素子の領域においてウェファの第２面にエッチングマスクを設け、 次に半導体材料をエッチングにより除去することを特徴とする半導体装置の製造 方法。 ３．請求の範囲２に記載の半導体装置の製造方法において、エッチングマスクを 設ける前に、ウェファの半導体材料をその厚さの一部に亘って前記第２面側から 除去することを特徴とする半導体装置の製造方法。 ４．請求の範囲３に記載の半導体装置の製造方法において、ウェファの半導体材 料をその厚さの一部に亘って前記第２面側から研磨処理により除去することを特 徴とする半導体装置の製造方法。 ５．請求の範囲１〜４のいずれか一項に記載の半導体装置の製造方法において、 前記能動素子として前記半導体素子に近接してウェファの第１面上に位置するコ イルを形成することを特徴とする半導体装置の製造方法。 ６．請求の範囲１〜５のいずれか一項に記載の半導体装置の製造方法において、 ウェファの第１面に接続電極を形成し、この接続電極を前記第２面側から半導体 材料を除去した際に露出させることを特徴とする半導体装置の製造方法。