JPS62107301A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
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- JPS62107301A JPS62107301A JP24736985A JP24736985A JPS62107301A JP S62107301 A JPS62107301 A JP S62107301A JP 24736985 A JP24736985 A JP 24736985A JP 24736985 A JP24736985 A JP 24736985A JP S62107301 A JPS62107301 A JP S62107301A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はプログラマブルコントローラ、特にその故障
検出と故障を検出した場合の処置に関するものである。
検出と故障を検出した場合の処置に関するものである。
第４図は従来のプログラマブルコントローラを構成した
図であり、図において（１）はプログラマブルコントロ
ーラ制御部、ａυはＣＰＵ部、（６）はプロセス入力部
（ＰＩ）、（至）はプロセス出力部（ＰＯ）である。（
２）はプログラマブルコントローラの５ｖロジツク電源
で電源線（２０２）を通してプログラマブルコントロー
ラ制御部（１）に電源を供給し、５■電源正常信号線（
２０１）にてＣＰＵ部（ロ）へ６ｖ電源正常を伝える。
図であり、図において（１）はプログラマブルコントロ
ーラ制御部、ａυはＣＰＵ部、（６）はプロセス入力部
（ＰＩ）、（至）はプロセス出力部（ＰＯ）である。（
２）はプログラマブルコントローラの５ｖロジツク電源
で電源線（２０２）を通してプログラマブルコントロー
ラ制御部（１）に電源を供給し、５■電源正常信号線（
２０１）にてＣＰＵ部（ロ）へ６ｖ電源正常を伝える。
（３）はプロセス出力用電源で、本装置例ではＤＣ２４
Ｖを使用しており、ｃｌｌ）はプロセス出力用電源正常
でＷの接点、（８０１）はその電源線である。（４）は
プロセス入力用電源装置で、本装置例ではＤＣ４８Ｖを
使用しており、（６）はプロセス入力電源正常で“ＯＮ
”となる接点、（４０１）はその電源線である。０５υ
はプログラマブルコントローラが正常で１ＯＮ′するリ
レーで（５り、（５３１はリレーいυの接点、区はリレ
ー」のサージキラーである。なお（ＩＯ１）はＣＰＵ正
常信号である。
Ｖを使用しており、ｃｌｌ）はプロセス出力用電源正常
でＷの接点、（８０１）はその電源線である。（４）は
プロセス入力用電源装置で、本装置例ではＤＣ４８Ｖを
使用しており、（６）はプロセス入力電源正常で“ＯＮ
”となる接点、（４０１）はその電源線である。０５υ
はプログラマブルコントローラが正常で１ＯＮ′するリ
レーで（５り、（５３１はリレーいυの接点、区はリレ
ー」のサージキラーである。なお（ＩＯ１）はＣＰＵ正
常信号である。
第５図は本プログラマブルコントローラ（１）のプロセ
ス出力部（至）の詳細を示した図で、（ＩＪｌｌａ）は
ＣＰＵαυとのインターフェース部、（１３ｂ）は出力
信号を保持するメモリ、［］’ｌｃ）は出力リレー、（
１８ｄ）は出力リレー（１８ｃ）の接点、（１８ｅ）は
出力リレー（１８ｃ）のサージキラー、（１８ｆ ）は
出力リレー（１８Ｃ）を駆動するトランジスタである。
ス出力部（至）の詳細を示した図で、（ＩＪｌｌａ）は
ＣＰＵαυとのインターフェース部、（１３ｂ）は出力
信号を保持するメモリ、［］’ｌｃ）は出力リレー、（
１８ｄ）は出力リレー（１８ｃ）の接点、（１８ｅ）は
出力リレー（１８ｃ）のサージキラー、（１８ｆ ）は
出力リレー（１８Ｃ）を駆動するトランジスタである。
次に動作について説明する。（２）の５Ｖロジツク電源
が電源線（２０２）を通してプログラマブルコントロー
ラ制御部（１）に供給され５Ｖ電源正常信号線（２０１
）を通してＣＰＵ Ｏυへ５Ｖｍ源正常信号を伝えると
、ＣＰＵＱＩ）は自己チェックを実施し、ＣＰＵ正常信
号線（１ＩＯ）を通してＣＰＵ正常の信号をプロセス出
力用電源（３）へ送る。この時プロセス出力用［源（３
）が正常に動作しておれば、その接点Ｃ１３）が１ｏＮ
１となり、同様にプロセス入力用電源（４）が正常に動
作しておればその接点０口が’ＯＮ’となる。そこでＣ
ＰＵ正常の信号によりリレー（ｆｉｌｌが動作し接点Ｆ
Ｊ２Ｊ２ｉ３１が’ＯＮ”となる。次いで接点Ｃｊが”
ＯＮ’となることにより電源線（８０１）を通じて供給
されていたプロセス出力用電源がプログラマブルコント
ローラ（１）のプロセス出力部（２）に印加され最終出
力が動作可能となる。すなわちプロセス出力部α３はＣ
ＰＵ ０１）の指令をインターフェース回路（１８ａ
）で判別し出力メモリ（１８ｂ）に記憶し出力駆動トラ
ンジスタ（１８ｆ）により出力リレー（１８ｃ）を駆動
し出力接点（ｌａｄ）を’ＯＮ’又は’ＯＦＦ’するが
前記プロセス出力電源（４）の出力が何らかの故障によ
り”ＯＦＦ’になっていれば外部出力はなされないこと
になる。これにより電源装置（２Ｌ （３）、 （４）
及びＣＰＵ（６）が正常であった場合にプロセス出力電
源（４）がプロセス出力部（至）に印加され最終出力リ
レー（１８Ｃ）の駆動が可能となる。
が電源線（２０２）を通してプログラマブルコントロー
ラ制御部（１）に供給され５Ｖ電源正常信号線（２０１
）を通してＣＰＵ Ｏυへ５Ｖｍ源正常信号を伝えると
、ＣＰＵＱＩ）は自己チェックを実施し、ＣＰＵ正常信
号線（１ＩＯ）を通してＣＰＵ正常の信号をプロセス出
力用電源（３）へ送る。この時プロセス出力用［源（３
）が正常に動作しておれば、その接点Ｃ１３）が１ｏＮ
１となり、同様にプロセス入力用電源（４）が正常に動
作しておればその接点０口が’ＯＮ’となる。そこでＣ
ＰＵ正常の信号によりリレー（ｆｉｌｌが動作し接点Ｆ
Ｊ２Ｊ２ｉ３１が’ＯＮ”となる。次いで接点Ｃｊが”
ＯＮ’となることにより電源線（８０１）を通じて供給
されていたプロセス出力用電源がプログラマブルコント
ローラ（１）のプロセス出力部（２）に印加され最終出
力が動作可能となる。すなわちプロセス出力部α３はＣ
ＰＵ ０１）の指令をインターフェース回路（１８ａ
）で判別し出力メモリ（１８ｂ）に記憶し出力駆動トラ
ンジスタ（１８ｆ）により出力リレー（１８ｃ）を駆動
し出力接点（ｌａｄ）を’ＯＮ’又は’ＯＦＦ’するが
前記プロセス出力電源（４）の出力が何らかの故障によ
り”ＯＦＦ’になっていれば外部出力はなされないこと
になる。これにより電源装置（２Ｌ （３）、 （４）
及びＣＰＵ（６）が正常であった場合にプロセス出力電
源（４）がプロセス出力部（至）に印加され最終出力リ
レー（１８Ｃ）の駆動が可能となる。
従来のプログラマブルコントローラは以上のように構成
されているのでプロセス入力部、プロセス出力部、電源
装置を遠方に配置すると各々の正常信号を引き回すこと
が必要となるなどの問題点があった。また電源装置を各
々に分散設置すると異常時に出力を’ＯＦＦ’できない
など問題点があった。
されているのでプロセス入力部、プロセス出力部、電源
装置を遠方に配置すると各々の正常信号を引き回すこと
が必要となるなどの問題点があった。また電源装置を各
々に分散設置すると異常時に出力を’ＯＦＦ’できない
など問題点があった。
この発明は上記のような問題点を解消するためになされ
たものでプロセス出力側にてＣＰＵより正常にアクセス
されてから始めてプロセス出力用電源を印加するように
構成したプログラマブルコントローラを得ることを目的
とする。さらにその印加された電源を取込みＣＰＵヘプ
ロセス出力正常を送出することのできるプログラマブル
コントローラを得ることを目的とする。
たものでプロセス出力側にてＣＰＵより正常にアクセス
されてから始めてプロセス出力用電源を印加するように
構成したプログラマブルコントローラを得ることを目的
とする。さらにその印加された電源を取込みＣＰＵヘプ
ロセス出力正常を送出することのできるプログラマブル
コントローラを得ることを目的とする。
この発明に係るプログラマブルコントローラはＩＯのブ
ロック単位にウォッチドッグタイマ（Ｗａｔｃｈ Ｄｏ
ｇ Ｔｉｍｅｒ ） （以下ＷＤＴと略記する）を設け
ＩＯが正常にアクセスされた時にＷＤＴを動作しこの信
号によりプロセス出力電源を印加するようにしたもので
ある。またプロセス出力電源が印加されたことを取込み
ＣＰＵへ返送するように構成したものである。
ロック単位にウォッチドッグタイマ（Ｗａｔｃｈ Ｄｏ
ｇ Ｔｉｍｅｒ ） （以下ＷＤＴと略記する）を設け
ＩＯが正常にアクセスされた時にＷＤＴを動作しこの信
号によりプロセス出力電源を印加するようにしたもので
ある。またプロセス出力電源が印加されたことを取込み
ＣＰＵへ返送するように構成したものである。
この発明によるプロセス出力電源はＣＰＵより正常にア
クセスされた時に始めてプロセス出力に印加され、一定
時間以上アクセスされない場合（故障の場合）はＷＤＴ
が動作し自動的に出力がＯＦＦする。また印加された電
圧を監視してＣＰＵへ返送すればＣＰＵにて各ＩＯの監
視が可能となる。
クセスされた時に始めてプロセス出力に印加され、一定
時間以上アクセスされない場合（故障の場合）はＷＤＴ
が動作し自動的に出力がＯＦＦする。また印加された電
圧を監視してＣＰＵへ返送すればＣＰＵにて各ＩＯの監
視が可能となる。
以下、この発明の一実施例の図について説明する。第１
図において０υはＣＰＵ 、（財）はＣＰＵに５ｖ電源
を供給する５Ｖｍ源、いりはシステム正常検出リレー、
暁はリレー■のサージキラー、姉はシステム正常時’Ｏ
Ｎ”となる接点、（財）プロセス入力部、勾はプロセス
入力部（イ）へ５Ｖｉ源を供給する電源、（４）はプロ
セス入力用電源装置で本実施例ではＤＣ４８Ｖである。
図において０υはＣＰＵ 、（財）はＣＰＵに５ｖ電源
を供給する５Ｖｍ源、いりはシステム正常検出リレー、
暁はリレー■のサージキラー、姉はシステム正常時’Ｏ
Ｎ”となる接点、（財）プロセス入力部、勾はプロセス
入力部（イ）へ５Ｖｉ源を供給する電源、（４）はプロ
セス入力用電源装置で本実施例ではＤＣ４８Ｖである。
（至）はプロセス出力部、（財）はプロセス出力部へ５
■電源を供給する電源、（３）はプロセス出力用電源で
、本実施例ではＤＣ２４Ｖである。第２図はプロセス出
力部（至）の詳細を表オフシた図で、（１８ａ）はＣＰ
Ｕαυとのインターフェース部、（１３ｂ）は出力信号
を保持するメモリ、（１８Ｃ）は出力リレー、（１８ｄ
ｌは出力リレー（１８ｃ）の接点、（１８ｅ ）は出力
リレー（１８ｃ）のサージキラー（ｔａｆ）は出力リレ
ー（ｌｌｃ）を駆動するトランジスタ、（１８０）はＣ
ＰＵからのアクセスを監視しているＷＤＴ 、 （１８
２）はＷＤＴ （１１１ＩＯ）の信号でトランジスタ（
１８１）により増幅駆動されるリレー、（１８４）はリ
レー（１８２）のサージキラー、（１１３１３）はその
接点である。第３図は第２図のプロセス出力部に電源の
電圧監視回路（１８５）を持たせたものである。
■電源を供給する電源、（３）はプロセス出力用電源で
、本実施例ではＤＣ２４Ｖである。第２図はプロセス出
力部（至）の詳細を表オフシた図で、（１８ａ）はＣＰ
Ｕαυとのインターフェース部、（１３ｂ）は出力信号
を保持するメモリ、（１８Ｃ）は出力リレー、（１８ｄ
ｌは出力リレー（１８ｃ）の接点、（１８ｅ ）は出力
リレー（１８ｃ）のサージキラー（ｔａｆ）は出力リレ
ー（ｌｌｃ）を駆動するトランジスタ、（１８０）はＣ
ＰＵからのアクセスを監視しているＷＤＴ 、 （１８
２）はＷＤＴ （１１１ＩＯ）の信号でトランジスタ（
１８１）により増幅駆動されるリレー、（１８４）はリ
レー（１８２）のサージキラー、（１１３１３）はその
接点である。第３図は第２図のプロセス出力部に電源の
電圧監視回路（１８５）を持たせたものである。
次に動作について説明する。第１図に示すようにＣＰＵ
部αηとプロセス入力部（２）及びプロセス出力部（至
）はＢＬＪＳのみで接続されており遠く隔れた場所に設
置可能な構成としている。ＣＰＵ（ロ）は５Ｖ［源（財
）が正常を検出してサイクリックにプロセス入力部（２
）よりプロセス信号を取込み演算を実行しプロセス出力
部０ヘプロセス出力信号を送出してプロセスを駆動する
。プロセス出力部（至）はＣＰＵαυの指令をインタフ
ェース回路（１８ａ）で判別し出力メモリ（１ｌｂ）に
記憶し出力駆動トランジスタ（１８ｆ）により出力リレ
ー（１８ｃ）を駆動し出力接点（１８ｄ）をＯＮ”又は
“ＯＦＦ ”させプロセスを制御するが、この出力リレ
−ｒ１８ｃ）を駆動する電源はプロセス出力用電源（４
）によって与えられる。この電源はＣＰＵαＤより正常
にアクセスされたことを確認した信号をインターフェー
ス回路（１８ａ）にて作成しＷＤＴ回路（１８０）を駆
動する。ＷＤＴ （１８０）は正常’Ｆアクセスされた
後１定時間トランジスタ（１８１）を駆動しリレー（１
８２）が駆動され接点（１８８）が１ＯＮ１になりプロ
セス出力用電源（３）がプロセス出力に印加されること
になる。もしＣＰＵ又はプロセス出力部が異常となって
ＷＤＴ （１８０）が１定時間以上アクセスされない場
合ＷＤＴがタイムアツプしトランジスタ（１８１）が’
ＯＦＦ”となり接点（１ｆｌ１３）が’ＯＦＦ”とな
ることになり出力接点（１＆Ｉ）は自動的に“ＯＦＦ”
となりプロセスの暴走等を防ぐことが可能となる。
部αηとプロセス入力部（２）及びプロセス出力部（至
）はＢＬＪＳのみで接続されており遠く隔れた場所に設
置可能な構成としている。ＣＰＵ（ロ）は５Ｖ［源（財
）が正常を検出してサイクリックにプロセス入力部（２
）よりプロセス信号を取込み演算を実行しプロセス出力
部０ヘプロセス出力信号を送出してプロセスを駆動する
。プロセス出力部（至）はＣＰＵαυの指令をインタフ
ェース回路（１８ａ）で判別し出力メモリ（１ｌｂ）に
記憶し出力駆動トランジスタ（１８ｆ）により出力リレ
ー（１８ｃ）を駆動し出力接点（１８ｄ）をＯＮ”又は
“ＯＦＦ ”させプロセスを制御するが、この出力リレ
−ｒ１８ｃ）を駆動する電源はプロセス出力用電源（４
）によって与えられる。この電源はＣＰＵαＤより正常
にアクセスされたことを確認した信号をインターフェー
ス回路（１８ａ）にて作成しＷＤＴ回路（１８０）を駆
動する。ＷＤＴ （１８０）は正常’Ｆアクセスされた
後１定時間トランジスタ（１８１）を駆動しリレー（１
８２）が駆動され接点（１８８）が１ＯＮ１になりプロ
セス出力用電源（３）がプロセス出力に印加されること
になる。もしＣＰＵ又はプロセス出力部が異常となって
ＷＤＴ （１８０）が１定時間以上アクセスされない場
合ＷＤＴがタイムアツプしトランジスタ（１８１）が’
ＯＦＦ”となり接点（１ｆｌ１３）が’ＯＦＦ”とな
ることになり出力接点（１＆Ｉ）は自動的に“ＯＦＦ”
となりプロセスの暴走等を防ぐことが可能となる。
第８図はさらに第２図を改良したもので、プロセス駆動
電圧が正常に印加されているかを電圧監視回路（１８５
）により検出しその信号をＣＰＵ ０１）へ返送可能な
ように構成したもので、ＣＰＵ（ロ）にてプロセス出力
部の状態を監視可能としたものである。さらに第１図の
リレー利はＣＰＵ ０１）が正常に動作しプロセス入力
部＠、プロセス出力部（至）が正常に動作したことで駆
動し接点−を’ＯＮ’としシステムの正常を外部より確
認できる構成としている。
電圧が正常に印加されているかを電圧監視回路（１８５
）により検出しその信号をＣＰＵ ０１）へ返送可能な
ように構成したもので、ＣＰＵ（ロ）にてプロセス出力
部の状態を監視可能としたものである。さらに第１図の
リレー利はＣＰＵ ０１）が正常に動作しプロセス入力
部＠、プロセス出力部（至）が正常に動作したことで駆
動し接点−を’ＯＮ’としシステムの正常を外部より確
認できる構成としている。
なお、上記実施例ではプロセス入力部、プロセス出力部
を各々１つとしたがいくつでも良く、プロセス出力部の
出力回路もいくあっても良い。また（ｌｌｃ）は出力リ
レーとしたが当然トランジスタ、フォトカプラ等の半導
体でも良く、リレー（１８２）も半導体で良い。
を各々１つとしたがいくつでも良く、プロセス出力部の
出力回路もいくあっても良い。また（ｌｌｃ）は出力リ
レーとしたが当然トランジスタ、フォトカプラ等の半導
体でも良く、リレー（１８２）も半導体で良い。
さらにＣＰＵとプロセス入力部、プロセス出力部の間を
結ぶＢＵＳについては言及しなかったが当然絶縁されて
いてもいなくても良く、並列ＢＵＳでもシリアルパスで
も良い。
結ぶＢＵＳについては言及しなかったが当然絶縁されて
いてもいなくても良く、並列ＢＵＳでもシリアルパスで
も良い。
以上のように、この発明によればプログラマブルコント
ローラのプロセス入力部、プロセス出力部釜々に電源を
持ちプロセス出力部に正常にアクセスされた時に動作す
る接点を通して電源を供給するように構成したのでプロ
セス入力部及びプロセス出力部をＣＰＵから離れた個所
に設置することが可能となった。
ローラのプロセス入力部、プロセス出力部釜々に電源を
持ちプロセス出力部に正常にアクセスされた時に動作す
る接点を通して電源を供給するように構成したのでプロ
セス入力部及びプロセス出力部をＣＰＵから離れた個所
に設置することが可能となった。
第１図はこの発明の一実施例を示すブロック図、第２図
はｉ１図におけるプロセス出力部の内部回路構成を示す
ブロック図、第３図は第２図に示すプロセス出力部に電
圧監視回路を付加した場合の例を示すブロック図、第４
図は従来のプログラマブルコントローラの構成を示すブ
ロック図、第５図は第４図におけるプロセス出力部の内
部回路を示すブロック図である。 図において、（３）はプロセス出力用の２４Ｖ電源、（
４）はプロセス入力用の２８Ｖｌｔ源、ａυはＣＰＵ、
Ｑａはプロセス入力部、０はプロセス出力部、（財）は
ＣＰＵ用の５ｖロジツク電源、（イ）はプロセス入力用
の５Ｖロジツク電源、轍はプロセス出力用の５Ｖロジツ
クＪ源、（１８ａ）はＣＰＵθυとインターフェース部
、（１８ｂ）は出力信号を保持するメモリ、（１８０）
はウォッチドッグタイマ（ＷＤＴ）である。 第３図 Ｊ 第４図 筑５図
はｉ１図におけるプロセス出力部の内部回路構成を示す
ブロック図、第３図は第２図に示すプロセス出力部に電
圧監視回路を付加した場合の例を示すブロック図、第４
図は従来のプログラマブルコントローラの構成を示すブ
ロック図、第５図は第４図におけるプロセス出力部の内
部回路を示すブロック図である。 図において、（３）はプロセス出力用の２４Ｖ電源、（
４）はプロセス入力用の２８Ｖｌｔ源、ａυはＣＰＵ、
Ｑａはプロセス入力部、０はプロセス出力部、（財）は
ＣＰＵ用の５ｖロジツク電源、（イ）はプロセス入力用
の５Ｖロジツク電源、轍はプロセス出力用の５Ｖロジツ
クＪ源、（１８ａ）はＣＰＵθυとインターフェース部
、（１８ｂ）は出力信号を保持するメモリ、（１８０）
はウォッチドッグタイマ（ＷＤＴ）である。 第３図 Ｊ 第４図 筑５図
Claims (2)
- （１）ＣＰＵとＩＯ装置とにより構成され、そのＩＯ装
置がサイクリツクにアクセスされるプログラマブルコン
トローラにおいて、上記ＩＯ装置ＩＯのブロック単位に
ウォッチドッグタイマを設け、上記ＩＯ装置が正常にア
クセスされた時に上記ウォッチドッグタイマを動作しこ
の信号により出力電源をプロセス出力に印加し上記ＩＯ
装置が正常にアクセスされなくなつた時は上記ウォッチ
ドッグタイマがタイムアップすることにより自動的に出
力をＯＦＦすることを特徴とするプログラマブルコント
ローラ。 - （２）出力電源が印加されたことを取込みＣＰＵにその
状態を返送することによりＩＯ装置の最終チェックを上
記ＣＰＵにて監視可能としたことを特徴とする特許請求
の範囲第１項記載のプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24736985A JPS62107301A (ja) | 1985-11-05 | 1985-11-05 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24736985A JPS62107301A (ja) | 1985-11-05 | 1985-11-05 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62107301A true JPS62107301A (ja) | 1987-05-18 |
Family
ID=17162399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24736985A Pending JPS62107301A (ja) | 1985-11-05 | 1985-11-05 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62107301A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012044103A (ja) * | 2010-08-23 | 2012-03-01 | Fanuc Ltd | レーザ発振器制御装置 |
| JP2015515070A (ja) * | 2012-04-19 | 2015-05-21 | ローズマウント インコーポレイテッド | 別個の入出力を有したワイヤレスフィールド機器 |
| US12425062B2 (en) | 2023-03-06 | 2025-09-23 | Rosemount Inc. | Load adapter module for wireless discrete input/output field device |
| US12587226B2 (en) | 2021-06-10 | 2026-03-24 | Rosemount Inc. | Wireless discrete input/output with external power option |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS54155380A (en) * | 1978-05-29 | 1979-12-07 | Hitachi Ltd | Sequence control device |
| JPS57141703A (en) * | 1981-02-27 | 1982-09-02 | Hitachi Ltd | Preventing method for excessive output |
| JPS5921087A (ja) * | 1982-07-26 | 1984-02-02 | 富士通株式会社 | 混成集積回路の製造方法 |
| JPS59210787A (ja) * | 1983-05-16 | 1984-11-29 | Fuji Electric Co Ltd | 監視制御システム |
-
1985
- 1985-11-05 JP JP24736985A patent/JPS62107301A/ja active Pending
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| US12587226B2 (en) | 2021-06-10 | 2026-03-24 | Rosemount Inc. | Wireless discrete input/output with external power option |
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