JPS62107519A - 論理回路の設計方法 - Google Patents
論理回路の設計方法Info
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- JPS62107519A JPS62107519A JP61219903A JP21990386A JPS62107519A JP S62107519 A JPS62107519 A JP S62107519A JP 61219903 A JP61219903 A JP 61219903A JP 21990386 A JP21990386 A JP 21990386A JP S62107519 A JPS62107519 A JP S62107519A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業−にの利用分野
本発明は一般的には、論理回路に関するものである。特
に、本発明は差動カスコード電圧切換論理回路のトラン
ジスタの数を低減することに関与する。
に、本発明は差動カスコード電圧切換論理回路のトラン
ジスタの数を低減することに関与する。
Ｂ、従来技術
広く受は入れられている論理回路技術に、差動カスコー
ド電圧切換（ｏｃＶｓ）論理回路がある。
ド電圧切換（ｏｃＶｓ）論理回路がある。
車端カスコード電圧切換回路がＩＢＭテクニカル・ディ
スクロージャ・プルテン、Ｖｏｌ、２４、Ｎα１１Ａ、
１９８２年４月、ｐｐ、５４７０−５４７１のｒ ＣＭ
ＯＳ Ｘ ＯＲＪという題名の技術記事に記載され
ている。両端ないし差蛎カスコード電圧切換論理回路を
本明細書で詳述するが、これまでにもＩＢＭテクニカル
・ディスクロージャ・プルテン、Ｖｏｌ、２４、Ｎａ
３．１９８１年４月、ｐｐ。
スクロージャ・プルテン、Ｖｏｌ、２４、Ｎα１１Ａ、
１９８２年４月、ｐｐ、５４７０−５４７１のｒ ＣＭ
ＯＳ Ｘ ＯＲＪという題名の技術記事に記載され
ている。両端ないし差蛎カスコード電圧切換論理回路を
本明細書で詳述するが、これまでにもＩＢＭテクニカル
・ディスクロージャ・プルテン、Ｖｏｌ、２４、Ｎａ
３．１９８１年４月、ｐｐ。
１７０５−１７０６に掲載された［カスコード・パリテ
ィ回路（Ｃａｓｃｏｄａ Ｐａｒｊｔｙ Ｃ１ｒｃｕｉ
ｔ）Ｊという題名の記事でカータ他（Ｃａｒｔｅｒ ｅ
ｔ ａｌ、 ）Ｊによって説明されている。
ィ回路（Ｃａｓｃｏｄａ Ｐａｒｊｔｙ Ｃ１ｒｃｕｉ
ｔ）Ｊという題名の記事でカータ他（Ｃａｒｔｅｒ ｅ
ｔ ａｌ、 ）Ｊによって説明されている。
ＤＣＶＳの動作原理を第４図を参照して簡単に説明する
。ＤＣＶＳにおいて、２つの負荷１０および１２が一定
の正電圧ｖ１、の電源ラインに接続されており、負荷１
０および１２の他端はそれぞれ、相補出力ライン１４お
よび真出力ライン１６に接続されている。典型的な場合
、負荷１０および１２はゲートが他のトランジスタのド
レンに交差結合されたＰＭ（’）Ｓｈトランジスタある
。しかしながら、抵抗性またはデプリーションＮ Ｍ
ＯＳ負荷も使用される。相補出力ライン１−４−１＝の
相補出力信号■ は真出力ライン１６トの区出力
Ｕ Ｔ 信号Ｖ の相補値である真出力ラインおよび０１、
Ｊ Ｔ 相補出力ライン１６および１４は論理ブロック１８を介
して、アースに接続されている。論理ブロック１８の内
部には、電界効果トランジスタ（ＦＦ Ｔ）の樹状構造
があり、これは一対またはそれ以」二の対の真入力信号
と相補入力信号Ｖ□、Ｖ□・・・・ＶＮ、ｖＮによって
制御される。ＦＥＴは通常、上述のＰＭＯ８負荷装置を
有するＮＭＯ８型のものである。論理樹の配列は、制御
信号の任意の組合せで論理ブロック１８を通る唯一の導
電路をもたらすようなものである。この導電路は真出力
ライン１６または相補出力ライン１４のいずれかを、ア
ースに接続する。論理回路１８を通るアースへの導電路
を有する出力ライン１４または］６は、アース電位とな
っており、他方の出力ライン１６または１４は電源電圧
ｖＨとなっている。
。ＤＣＶＳにおいて、２つの負荷１０および１２が一定
の正電圧ｖ１、の電源ラインに接続されており、負荷１
０および１２の他端はそれぞれ、相補出力ライン１４お
よび真出力ライン１６に接続されている。典型的な場合
、負荷１０および１２はゲートが他のトランジスタのド
レンに交差結合されたＰＭ（’）Ｓｈトランジスタある
。しかしながら、抵抗性またはデプリーションＮ Ｍ
ＯＳ負荷も使用される。相補出力ライン１−４−１＝の
相補出力信号■ は真出力ライン１６トの区出力
Ｕ Ｔ 信号Ｖ の相補値である真出力ラインおよび０１、
Ｊ Ｔ 相補出力ライン１６および１４は論理ブロック１８を介
して、アースに接続されている。論理ブロック１８の内
部には、電界効果トランジスタ（ＦＦ Ｔ）の樹状構造
があり、これは一対またはそれ以」二の対の真入力信号
と相補入力信号Ｖ□、Ｖ□・・・・ＶＮ、ｖＮによって
制御される。ＦＥＴは通常、上述のＰＭＯ８負荷装置を
有するＮＭＯ８型のものである。論理樹の配列は、制御
信号の任意の組合せで論理ブロック１８を通る唯一の導
電路をもたらすようなものである。この導電路は真出力
ライン１６または相補出力ライン１４のいずれかを、ア
ースに接続する。論理回路１８を通るアースへの導電路
を有する出力ライン１４または］６は、アース電位とな
っており、他方の出力ライン１６または１４は電源電圧
ｖＨとなっている。
多段階の第４図のＤＣＶＳ回路があり、一段の出力が次
の段の入力信号の少なくとも一部をもたらすようになっ
ているが、典型的なものである。
の段の入力信号の少なくとも一部をもたらすようになっ
ているが、典型的なものである。
カスコード切換回路のこのような組合せは、「ソリッド
・ステート回路に関するＴＥＥＥジャーナル（ＴＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅ Ｃ
１ｒｃｕｉｔｓ） ＪＶｏ、１−、 Ｓ Ｃ−１７、Ｎ
ａ ３．１９８２年６月、ｐｐ。
・ステート回路に関するＴＥＥＥジャーナル（ＴＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅ Ｃ
１ｒｃｕｉｔｓ） ＪＶｏ、１−、 Ｓ Ｃ−１７、Ｎ
ａ ３．１９８２年６月、ｐｐ。
６１４−６１９に掲載されたｒｃＭＯ８を有する高速コ
ンパクト回路（Ｈｊｇｈ−８ｐｅｅｄ Ｃｏｍｐａｃｔ
５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ）Ｊとい
う題名の技術記事で、クランベック他（にｒａｍｂｅｃ
ｋ ａｔ ａｌ）によって説明されている。
ンパクト回路（Ｈｊｇｈ−８ｐｅｅｄ Ｃｏｍｐａｃｔ
５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ）Ｊとい
う題名の技術記事で、クランベック他（にｒａｍｂｅｃ
ｋ ａｔ ａｌ）によって説明されている。
論理回路１８のトランジスタ樹の列が第５図に示されて
いるが、これは３つの型式のトランジスタ・グループ２
０．２２および２４からなっている。論理ブロック１８
．４０および４２（第１図）の内部構造はｍなる例であ
って、他の構造ももちろん可能である。各トランジスタ
・グループは実際上、トランジスタ・グループ２０に関
して第６図に示したものと同じ形態である。トランジス
タ・グループ２０はソースが共にソース端子３０に接続
されているが、独立したドレイン端子３２および３４を
有している。２つのＮＭＯ８ＦＥＴ２６および２８から
なっている。トランジスタ２６および２８それぞれのゲ
ート電極３６および３８は相補入力信号ｖ０およびｖｌ
によって制御される。
いるが、これは３つの型式のトランジスタ・グループ２
０．２２および２４からなっている。論理ブロック１８
．４０および４２（第１図）の内部構造はｍなる例であ
って、他の構造ももちろん可能である。各トランジスタ
・グループは実際上、トランジスタ・グループ２０に関
して第６図に示したものと同じ形態である。トランジス
タ・グループ２０はソースが共にソース端子３０に接続
されているが、独立したドレイン端子３２および３４を
有している。２つのＮＭＯ８ＦＥＴ２６および２８から
なっている。トランジスタ２６および２８それぞれのゲ
ート電極３６および３８は相補入力信号ｖ０およびｖｌ
によって制御される。
入力信号の相補性によって、任意の時間に導通するのは
、トランジスタ２６または２８の一方だけとなる。すな
わち、入力信号■□の値に応じて、ドレイン端子３２ま
たはドレイン端子３４のいずれかが、トランジスタ・グ
ループ２０を通ってソース端子３０へつながる導電路を
有することとなる。
、トランジスタ２６または２８の一方だけとなる。すな
わち、入力信号■□の値に応じて、ドレイン端子３２ま
たはドレイン端子３４のいずれかが、トランジスタ・グ
ループ２０を通ってソース端子３０へつながる導電路を
有することとなる。
トランジスタ・グループ２０．２２および２４の内部作
動に関するこの知見に基づけば、これらのグループは論
理回路１８内で配列され、相互接続されて、出力ライン
１４または１６のいずれかからアースへのｍ−の導電路
のみをもたらす。すなわち、出力ライン１４のみ、また
は出力ライン１６のみが接地される。第５図に示すもの
のような、厳密なりＣＶＳ設計において、この状態が得
られるのは、ドレイン端子３２および３４の各々を他の
トランジスタ・グループのソース端子の１つだけに、あ
るいは出力ライン１４または１６の一方へ接続し、かつ
各ソース端子をドレイン端子３２または３４の１つだけ
に、あるいはアースへ接続することによってである。し
かしながら、入力信号の任意の組合せに対して、単一の
導電路を崩さない限り、厳密な樹構造を守らないことも
一般に行われている。
動に関するこの知見に基づけば、これらのグループは論
理回路１８内で配列され、相互接続されて、出力ライン
１４または１６のいずれかからアースへのｍ−の導電路
のみをもたらす。すなわち、出力ライン１４のみ、また
は出力ライン１６のみが接地される。第５図に示すもの
のような、厳密なりＣＶＳ設計において、この状態が得
られるのは、ドレイン端子３２および３４の各々を他の
トランジスタ・グループのソース端子の１つだけに、あ
るいは出力ライン１４または１６の一方へ接続し、かつ
各ソース端子をドレイン端子３２または３４の１つだけ
に、あるいはアースへ接続することによってである。し
かしながら、入力信号の任意の組合せに対して、単一の
導電路を崩さない限り、厳密な樹構造を守らないことも
一般に行われている。
第４図および第５図のｏｃｖｓ回路は多くの利点をもた
らすものであるが、改善の余地がある。
らすものであるが、改善の余地がある。
すなわち、関連する論理ブロック１８が比較的ｍ純なも
のである場合、負荷［０および１２はチップの面積の大
きな部分を占める。Ｑｌ−の論理機能だけが、第５図に
示されている。極めて昨純な論理ブロック１８に依存す
るが、これらの若干を回路全体に含めることは、ＤＣＶ
Ｓの設計において極めて典型的なものである。それぞれ
の論理ブロック１８の大部分は同様なものであるが、そ
れぞれ若干の相違を有するものである限り、両負荷なら
びに反復するトランジスタ・グループを複製することが
必要となる。この複製には貴重なチップ面積が必要であ
る。
のである場合、負荷［０および１２はチップの面積の大
きな部分を占める。Ｑｌ−の論理機能だけが、第５図に
示されている。極めて昨純な論理ブロック１８に依存す
るが、これらの若干を回路全体に含めることは、ＤＣＶ
Ｓの設計において極めて典型的なものである。それぞれ
の論理ブロック１８の大部分は同様なものであるが、そ
れぞれ若干の相違を有するものである限り、両負荷なら
びに反復するトランジスタ・グループを複製することが
必要となる。この複製には貴重なチップ面積が必要であ
る。
Ｃ０発明が解決しようとする問題点
したがって、本発明の目的は必要なチップ面積を最小限
のものとするＤＣＶＳ集積回路を提供することである。
のものとするＤＣＶＳ集積回路を提供することである。
本発明の他の目的は回路要素の複製を必要としないＤＣ
ＶＳ集積回路を提供することである。
ＶＳ集積回路を提供することである。
Ｄ０問題点を解決するための手段
本発明を要約すれば、複数の論理ブロックを同一の出カ
ノードおよび同一の負荷に接続したＤＣ■Ｓ集積回路と
いうことができる。各論理ブロックは選択トランジスタ
を介してアースに接続される。選択トランジスタの１個
だけがある時点でオンにされ、関連する論理ブロックを
選択する。
ノードおよび同一の負荷に接続したＤＣ■Ｓ集積回路と
いうことができる。各論理ブロックは選択トランジスタ
を介してアースに接続される。選択トランジスタの１個
だけがある時点でオンにされ、関連する論理ブロックを
選択する。
さらに他の改善策において、複数の論理ブロックのトラ
ンジスタからなるトランジスタ樹のノードが比較される
。任意の２つの電圧ノードが出力ラインに対して同一の
機能結線を有している場合には、ノードは組み合わされ
、同一の接続枝の１つだけが維持される。
ンジスタからなるトランジスタ樹のノードが比較される
。任意の２つの電圧ノードが出力ラインに対して同一の
機能結線を有している場合には、ノードは組み合わされ
、同一の接続枝の１つだけが維持される。
Ｅ、実施例
本発明によれば、第１図に示す多重論理ブロック１８．
４０および４２が単一のセットの負荷１０および１２、
ならびに単一のセットの出力ライン１４および１６に接
続されている。もちろん、それぞれの論理ブロック１８
．４０および４２が異なる論理機能を表していると想定
している。論理ブロック１８．４０および４２の各々は
、ＮＭＯ８型の選択トランジスタ４４．４６または４８
のそれぞれによって、アースから分離されている。
４０および４２が単一のセットの負荷１０および１２、
ならびに単一のセットの出力ライン１４および１６に接
続されている。もちろん、それぞれの論理ブロック１８
．４０および４２が異なる論理機能を表していると想定
している。論理ブロック１８．４０および４２の各々は
、ＮＭＯ８型の選択トランジスタ４４．４６または４８
のそれぞれによって、アースから分離されている。
それぞれの選択トランジスタ４４．４６および４８のゲ
ートは、それぞれの選択信号ＦＳ工、ＦＳ２およびＦＳ
、によって制御される。選択信号ＦＳ１、ＦＳ、または
ＦＳ、のびとつだけが任意の時点で真（高）となる。第
１図に示すように、３個の論理ブロック１８．４０およ
び４２だけが存在しているのであれば、第１図のＤＣｖ
Ｓ回路が出力ライン１６および１４に、相補性出力信号
■ おＯＵＴ よび■ の有効な対をもたらすものと考えらＯＵＴ れている場合に１選択信号ＦＳｌ、ＦＳ、またはＦＳ３
の１つだけが真となる。選択（１号のこれらの条件は、
選択トランジスタ４４．４６および４８が論理機能内に
包含される状況によって異なってくる。
ートは、それぞれの選択信号ＦＳ工、ＦＳ２およびＦＳ
、によって制御される。選択信号ＦＳ１、ＦＳ、または
ＦＳ、のびとつだけが任意の時点で真（高）となる。第
１図に示すように、３個の論理ブロック１８．４０およ
び４２だけが存在しているのであれば、第１図のＤＣｖ
Ｓ回路が出力ライン１６および１４に、相補性出力信号
■ おＯＵＴ よび■ の有効な対をもたらすものと考えらＯＵＴ れている場合に１選択信号ＦＳｌ、ＦＳ、またはＦＳ３
の１つだけが真となる。選択（１号のこれらの条件は、
選択トランジスタ４４．４６および４８が論理機能内に
包含される状況によって異なってくる。
作動時に、選択信号ＦＳ１−ＦＳ３は論理ブロック１８
．４０のどれを、出力ライン１４および１６にもたらさ
れる結果としての信号に対して評価すべきかを選択する
。選択信号ＦＳ□−ＦＳ、は集積回路へのいずれかの信
号であるか、他のＤＣＶＳ回路の出力信号Ｖ また
はＶ の一方ＯＵＴ ＯＵＴ である。もちろん、選択信号ＦＳ１−ＦＳ、のすべてを
他のＤＣＶＳ回路から導く場合には、これらの回路は信
号ＦＳ□−ＦＳ３のひとつだけが任意の時点で真となる
ような機能形態のものでなければならない。真または相
補性の出力信号のひとつだけを使用するということは、
周知のＤＣＶＳの設計と異なっている。留意しなければ
ならないのは、２つの論理ブロックの場合がこの例には
含まれていないことであって、これは２つの選択信号Ｆ
Ｓ□およびＦＳ、を相補性とすることができ、したがっ
て２つの関連した選択トランジスタ４４および４６が第
６図のトランジスタ・グループの要件に適合するからで
ある。独立して選択しなければならない３つ以上の論理
ブロックが在存する場合には、これがあてはまらない。
．４０のどれを、出力ライン１４および１６にもたらさ
れる結果としての信号に対して評価すべきかを選択する
。選択信号ＦＳ□−ＦＳ、は集積回路へのいずれかの信
号であるか、他のＤＣＶＳ回路の出力信号Ｖ また
はＶ の一方ＯＵＴ ＯＵＴ である。もちろん、選択信号ＦＳ１−ＦＳ、のすべてを
他のＤＣＶＳ回路から導く場合には、これらの回路は信
号ＦＳ□−ＦＳ３のひとつだけが任意の時点で真となる
ような機能形態のものでなければならない。真または相
補性の出力信号のひとつだけを使用するということは、
周知のＤＣＶＳの設計と異なっている。留意しなければ
ならないのは、２つの論理ブロックの場合がこの例には
含まれていないことであって、これは２つの選択信号Ｆ
Ｓ□およびＦＳ、を相補性とすることができ、したがっ
て２つの関連した選択トランジスタ４４および４６が第
６図のトランジスタ・グループの要件に適合するからで
ある。独立して選択しなければならない３つ以上の論理
ブロックが在存する場合には、これがあてはまらない。
第１図の論理ブロックの構成例を第２図に示す。
論理ブロック１８は第５図に示したものと同一であるが
、トランジスタ・グループの番号５０−５８だけが異な
っている。論理ブロック４０および４２は、たとえば、
トランジスタ・グループ６〇−７２で構成されている。
、トランジスタ・グループの番号５０−５８だけが異な
っている。論理ブロック４０および４２は、たとえば、
トランジスタ・グループ６〇−７２で構成されている。
留意しなければならないのは、論理ブロック４２がＤＣ
ＶＳのトランジスタ樹の厳密な定義に合致していないと
いうことである。第２図のｒ）ＣＶＳ回路は、；３つの
論理ブロック１８．４０および４２に対して負荷１０お
よび１２という＃ＩＬ−の対だけを使用し、したがって
、４つの負荷の面積を節減するという利点を有している
。しかしながら、回路は従来技術の標準構成に対し、付
加的な３つの選択トランジスタ４４．４６および４８を
必要としない。実際に接減されるのは第２図のｎｃｖｓ
回路の電力であって、これは３つの論理ブロック１８．
４０才９よび４２のすべてを通るただ１本の導電路を、
任意の時点で設定し、３の因数の電力削減を行えるから
である。
ＶＳのトランジスタ樹の厳密な定義に合致していないと
いうことである。第２図のｒ）ＣＶＳ回路は、；３つの
論理ブロック１８．４０および４２に対して負荷１０お
よび１２という＃ＩＬ−の対だけを使用し、したがって
、４つの負荷の面積を節減するという利点を有している
。しかしながら、回路は従来技術の標準構成に対し、付
加的な３つの選択トランジスタ４４．４６および４８を
必要としない。実際に接減されるのは第２図のｎｃｖｓ
回路の電力であって、これは３つの論理ブロック１８．
４０才９よび４２のすべてを通るただ１本の導電路を、
任意の時点で設定し、３の因数の電力削減を行えるから
である。
比較的単純な論理ブロックの集合体において、出力ライ
ン１４および１６に対して考えられる同一の導電路につ
ながっている幾つかの電圧ノードがあることを認識する
ことによって、第２図の００７８回路をさらに改善でき
る。このような電圧ノードを接続することができ、かつ
同じ結線のされたトランジスタ・グループを組み合わせ
ることができる。この組合せを第２図に関連させて、第
３図に示す。電圧ノード７４および７６は出力ライン１
４および１６に対して同じ結線およびトランジスタ・グ
ループにつながっている。すなわち、電圧ノード７４は
トランジスタ・グループ５〇−５４につながっており、
一方電圧ノード７６は機能的に同一な結線によって、機
能的に同一なトランジスタ・クループ６４−−６８につ
ながっている。
ン１４および１６に対して考えられる同一の導電路につ
ながっている幾つかの電圧ノードがあることを認識する
ことによって、第２図の００７８回路をさらに改善でき
る。このような電圧ノードを接続することができ、かつ
同じ結線のされたトランジスタ・グループを組み合わせ
ることができる。この組合せを第２図に関連させて、第
３図に示す。電圧ノード７４および７６は出力ライン１
４および１６に対して同じ結線およびトランジスタ・グ
ループにつながっている。すなわち、電圧ノード７４は
トランジスタ・グループ５〇−５４につながっており、
一方電圧ノード７６は機能的に同一な結線によって、機
能的に同一なトランジスタ・クループ６４−−６８につ
ながっている。
その結果、電圧ノード７６を電圧ノード７４と組み合わ
せることができ、またトランジスタ・グループ６４およ
び６８を省くことができる。留意しなければならないの
は、この時点で、トランジスタ・グループを省くことが
できないことであって、これはこのグループがトランジ
スタ・グループの下方で他の結線を有しているからであ
る。しかしながら、電圧ノード７８は電圧ノード８０と
して、出力ライン１４および１６への同じ機能の結線に
つながっている。これら２つの電圧ノード７８および８
０をトランジスタ・グループ６６を省くことによって、
組み合わせることができる。同様にして、トランジスタ
・グループ６０を省くことによって、電圧ノード８２お
よび８４を組み合わせることができる。第３図のＤＣＶ
Ｓに対して得られる構造は、第２図の１２のトランジス
タ・グループ５０−７２の内４つのトランジスタ・グル
ープ６０．６４．６６および６８を省き、正味８つのト
ランジスタを接減したものである。厳密でないＤＣＶＳ
樹をもたらすとしても、このような節減は大きなもので
ある。
せることができ、またトランジスタ・グループ６４およ
び６８を省くことができる。留意しなければならないの
は、この時点で、トランジスタ・グループを省くことが
できないことであって、これはこのグループがトランジ
スタ・グループの下方で他の結線を有しているからであ
る。しかしながら、電圧ノード７８は電圧ノード８０と
して、出力ライン１４および１６への同じ機能の結線に
つながっている。これら２つの電圧ノード７８および８
０をトランジスタ・グループ６６を省くことによって、
組み合わせることができる。同様にして、トランジスタ
・グループ６０を省くことによって、電圧ノード８２お
よび８４を組み合わせることができる。第３図のＤＣＶ
Ｓに対して得られる構造は、第２図の１２のトランジス
タ・グループ５０−７２の内４つのトランジスタ・グル
ープ６０．６４．６６および６８を省き、正味８つのト
ランジスタを接減したものである。厳密でないＤＣＶＳ
樹をもたらすとしても、このような節減は大きなもので
ある。
どの電圧ノードを組み合わせるべきかを決定する効果的
なアルゴリズムを提供することもできるが、現時点にお
いて、発明者はこの分析を手作業で行っただけである。
なアルゴリズムを提供することもできるが、現時点にお
いて、発明者はこの分析を手作業で行っただけである。
組合せ処理を自給化する最＝１２＝
初のステップはトランジスタ・グループの間の各電圧ノ
ードを、他のこのようなノードのすべてと比較し、２本
の出力ラインへの結線が同一であるかどうかを決定する
ことである。
ードを、他のこのようなノードのすべてと比較し、２本
の出力ラインへの結線が同一であるかどうかを決定する
ことである。
車端カスコード電圧切換回路は２本の出力ライン１４お
よび１６に対して相補性の出力信号を発生するものでは
ない。たとえば、第２図の００７８回路の真出力ライン
１６およびこれに関連した負荷１２を省くことによって
、車端カスコード論理回路に変換することができる。次
いで、第２図のトランジスタ・グループ５０−７２内の
トランジスタが省いた真出力ライン１６に対して導電路
をもたらすだけのものであれば、車端回路でこれらを省
くことができる。このことによって、論理グループ５０
．５２．５６．６０．６２．６４および６６の７つのト
ランジスタを省くことが可能となる。少なくとも本発明
の最初の段階を、車端カスコード電圧切換論理に適用可
能である。
よび１６に対して相補性の出力信号を発生するものでは
ない。たとえば、第２図の００７８回路の真出力ライン
１６およびこれに関連した負荷１２を省くことによって
、車端カスコード論理回路に変換することができる。次
いで、第２図のトランジスタ・グループ５０−７２内の
トランジスタが省いた真出力ライン１６に対して導電路
をもたらすだけのものであれば、車端回路でこれらを省
くことができる。このことによって、論理グループ５０
．５２．５６．６０．６２．６４および６６の７つのト
ランジスタを省くことが可能となる。少なくとも本発明
の最初の段階を、車端カスコード電圧切換論理に適用可
能である。
しかしながら、組み合わされたＤＣＶＳ論理が極めて小
型になると考えられるから、組合せ処理はこまかい選択
が可能となる。第３図の組み合わされた差動論理を、畦
端論理に変更することによって、トランジスタ・グルー
プ５０．５２．５６および６２から４つのトランジスタ
を省くことができるようになる。組み合わされた車端回
路は、組み合わされていない車端回路よりも小型のもの
である。しかし、組み合わされたＤＣＶＳ回路は組み合
わされた車端回路よりも、極く僅かに複雑なだけである
。車端回路の欠点は、これがもたらすのが！ｉｔ−の出
力信号Ｖ だけだということ ｔＪ Ｔ であり、また中間の信号を真および相補性の両方の形態
で、２つまたはそれ以−１−の後続の論理ブロックで使
わなければならないということも、極めて一般的である
。それゆえ、この場合、（９）端回路に付加的なインバ
ータを設けるのが必要となることもある。それゆえ１組
合せ処理はｍ端回路における場合よりも、ＤＣＶＳ回路
の場合の方が生産的である。
型になると考えられるから、組合せ処理はこまかい選択
が可能となる。第３図の組み合わされた差動論理を、畦
端論理に変更することによって、トランジスタ・グルー
プ５０．５２．５６および６２から４つのトランジスタ
を省くことができるようになる。組み合わされた車端回
路は、組み合わされていない車端回路よりも小型のもの
である。しかし、組み合わされたＤＣＶＳ回路は組み合
わされた車端回路よりも、極く僅かに複雑なだけである
。車端回路の欠点は、これがもたらすのが！ｉｔ−の出
力信号Ｖ だけだということ ｔＪ Ｔ であり、また中間の信号を真および相補性の両方の形態
で、２つまたはそれ以−１−の後続の論理ブロックで使
わなければならないということも、極めて一般的である
。それゆえ、この場合、（９）端回路に付加的なインバ
ータを設けるのが必要となることもある。それゆえ１組
合せ処理はｍ端回路における場合よりも、ＤＣＶＳ回路
の場合の方が生産的である。
ド０発明の効果
以上のように、この発明によれば必要なチップ面積は最
小限のものとし、かつ回路要素の複製を必要としないＤ
ＣＶＳ集積回路が与えられる。
小限のものとし、かつ回路要素の複製を必要としないＤ
ＣＶＳ集積回路が与えられる。
第１図および第２図は、本発明の多重論理ブロックのブ
ロック線図である。 第３図は、第２図の論理ブロックを組合せることによっ
て得られるＤＣＶＳ回路のブロック線図である。 第４図および第５図は、従来技術のＤＣＶＳ回路のブロ
ック線図である。 第６図は、第５図のトランジスタ・グループのゲート・
レベルの図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
ロック線図である。 第３図は、第２図の論理ブロックを組合せることによっ
て得られるＤＣＶＳ回路のブロック線図である。 第４図および第５図は、従来技術のＤＣＶＳ回路のブロ
ック線図である。 第６図は、第５図のトランジスタ・グループのゲート・
レベルの図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
Claims (1)
- 【特許請求の範囲】 （ａ）各論理ブロックが２つの第１端子および第２端子
の間に接続された複数個のトランジスタからなつており
、前記トランジスタの導電性が入力論理信号によつて制
御され、これにより前記第１端子および前記第２端子の
間に唯一の高導電性路を確立する、少なくとも３つの論
理ブロックと、（ｂ）第１の所定の基準電位と２つの出
力ノードとの間に接続されており、前記論理ブロックを
前記第１端子において、前記出カノードのそれぞれに共
通して接続し、これによつて相補性信号を前記ノードに
もたらす、２つの負荷と、 （ｃ）少なくとも３つのそれぞれの選択トランジスタか
らなり、１つの選択トランジスタが前記第２端子と第２
の所定の基準電位の間に接続され、前記選択トランジス
タが選択信号によつて制御され、該選択信号が前記選択
トランジスタの多くても１個だけ選択して任意の時点で
高い導電状態とし、これによつて前記入力論理信号およ
び前記選択信号にしたがつて、出力論理信号を前記出力
ノードに出力するトランジスタ回路、 とを具備する論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/792,933 US4686392A (en) | 1985-10-30 | 1985-10-30 | Multi-functional differential cascode voltage switch logic |
| US792933 | 1985-10-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62107519A true JPS62107519A (ja) | 1987-05-18 |
Family
ID=25158531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219903A Pending JPS62107519A (ja) | 1985-10-30 | 1986-09-19 | 論理回路の設計方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4686392A (ja) |
| EP (1) | EP0220459A3 (ja) |
| JP (1) | JPS62107519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661842A (ja) * | 1992-03-27 | 1994-03-04 | Internatl Business Mach Corp <Ibm> | ２重機能ロード回路を有する基本ｄｃｖｓ回路 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760289A (en) * | 1986-08-04 | 1988-07-26 | International Business Machines Corporation | Two-level differential cascode current switch masterslice |
| US5210450A (en) * | 1990-04-16 | 1993-05-11 | Tektronix, Inc. | Active selectable digital delay circuit |
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| US5087838A (en) * | 1991-02-07 | 1992-02-11 | Banner Engineering Corporation | Sourcing or sinking output circuit |
| US5260952A (en) * | 1991-04-30 | 1993-11-09 | Ibm Corporation | Fault tolerant logic system |
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| US7587044B2 (en) | 1998-01-02 | 2009-09-08 | Cryptography Research, Inc. | Differential power analysis method and apparatus |
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-
1985
- 1985-10-30 US US06/792,933 patent/US4686392A/en not_active Expired - Lifetime
-
1986
- 1986-09-16 EP EP86112762A patent/EP0220459A3/en not_active Ceased
- 1986-09-19 JP JP61219903A patent/JPS62107519A/ja active Pending
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0220459A2 (en) | 1987-05-06 |
| US4686392A (en) | 1987-08-11 |
| EP0220459A3 (en) | 1987-08-19 |
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