JPS6159012B2 - - Google Patents
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- Publication number
- JPS6159012B2 JPS6159012B2 JP54011710A JP1171079A JPS6159012B2 JP S6159012 B2 JPS6159012 B2 JP S6159012B2 JP 54011710 A JP54011710 A JP 54011710A JP 1171079 A JP1171079 A JP 1171079A JP S6159012 B2 JPS6159012 B2 JP S6159012B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- mos transistors
- type mos
- transistor
- transistors
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOSトランジスタの組合せによる論
理回路に関する。特にCMOS集積回路に適する論
理回路であつて、Ｎ（正の整数）個の入力を備え
たナンド回路から複数の論理出力を得る半導体論
理回路に関する。
理回路に関する。特にCMOS集積回路に適する論
理回路であつて、Ｎ（正の整数）個の入力を備え
たナンド回路から複数の論理出力を得る半導体論
理回路に関する。
この種の回路の従来例構成図を第１図に示す。
第１図でａの列のみを考えると、Ｎ個のMOSト
ランジスタQ1〜ＱNがあり、トランジスタQ1のド
レインは同Q2のソースに、同Q2のドレインは同
Q3のソースというように、トランジスタＱNまで
一列に接続されている。トランジスタQ1のソー
スは接地（または反対極性電源）に接続され、ト
ランジスタＱNのドレインは、負荷用のMOSトラ
ンジスタＬNを介して電源ＶCCに接続されてい
る。各トランジスタQ1〜ＱNのゲートをＮ個の入
力A1〜ＡNとし、トランジスタＱNのドレインを
出力ＸNとすると、Ｎ入力のナンド回路が得られ
る。
第１図でａの列のみを考えると、Ｎ個のMOSト
ランジスタQ1〜ＱNがあり、トランジスタQ1のド
レインは同Q2のソースに、同Q2のドレインは同
Q3のソースというように、トランジスタＱNまで
一列に接続されている。トランジスタQ1のソー
スは接地（または反対極性電源）に接続され、ト
ランジスタＱNのドレインは、負荷用のMOSトラ
ンジスタＬNを介して電源ＶCCに接続されてい
る。各トランジスタQ1〜ＱNのゲートをＮ個の入
力A1〜ＡNとし、トランジスタＱNのドレインを
出力ＸNとすると、Ｎ入力のナンド回路が得られ
る。
すなわち、入力A1〜ＡNの全てが「１」の場合
のみ出力ＸNに「０」（接地電位）が得られ、その
他の場合は出力ＸNは「１」である。これを論理
式で と表すことができる。
のみ出力ＸNに「０」（接地電位）が得られ、その
他の場合は出力ＸNは「１」である。これを論理
式で と表すことができる。
ここで、出力ＸNのほかに、
を必要とする場合には、第１図ｂより右側に示す
ような構成が必要である。一例として上記(3)式で
最も単純なＫ＝２の場合は X2＝2・1 (4) であり、入力A1およびA2についてのナンド出力
は、第１図ｃに示す構成により得られる。第１図
ｄによる出力X1は入力A1の反転信号である。
ような構成が必要である。一例として上記(3)式で
最も単純なＫ＝２の場合は X2＝2・1 (4) であり、入力A1およびA2についてのナンド出力
は、第１図ｃに示す構成により得られる。第１図
ｄによる出力X1は入力A1の反転信号である。
したがつて、出力ＸNのほかに出力ＸNを得よう
とするならば、各出力ＸNについてＫ個のMOSト
ランジスタの追加が必要である。
とするならば、各出力ＸNについてＫ個のMOSト
ランジスタの追加が必要である。
このため、直列に同一導電型のトランジスタを
接続してその各接続点に負荷用のトランジスタを
接続した構成の論理回路が提案されている。（例
えばIBM Technical Disclosure Bulletin vol.18
No.10 March 1976 第3325頁） しかし、この負荷用のトランジスタを各接続点
に接続して負荷を分散して出力を取り出す構成を
CMOSトランジスタに適用することはCMOS回路
には負荷が存在しないため容易ではない。
接続してその各接続点に負荷用のトランジスタを
接続した構成の論理回路が提案されている。（例
えばIBM Technical Disclosure Bulletin vol.18
No.10 March 1976 第3325頁） しかし、この負荷用のトランジスタを各接続点
に接続して負荷を分散して出力を取り出す構成を
CMOSトランジスタに適用することはCMOS回路
には負荷が存在しないため容易ではない。
すなわち、CMOS回路の場合はＮ型トランジス
タとＰ型トランジスタとを対とし、これらを排他
的にオン・オフさせることによつて出力を得るも
のであり、Ｎ、Ｐ型のペアのトランジスタを必要
とする。
タとＰ型トランジスタとを対とし、これらを排他
的にオン・オフさせることによつて出力を得るも
のであり、Ｎ、Ｐ型のペアのトランジスタを必要
とする。
このため、従来CMOSで構成した論理回路は非
常に素子数が多くなるという欠点があつた。
常に素子数が多くなるという欠点があつた。
本発明はこの欠点を解消するもので、出力ＸN
のほかに、論理出力ＸKを少ない数のCMOSトラ
ンジスタの追加により得ることのできるCMOS論
理回路を提供することを目的とする。
のほかに、論理出力ＸKを少ない数のCMOSトラ
ンジスタの追加により得ることのできるCMOS論
理回路を提供することを目的とする。
本発明は、Ｎ個直列に接続された一導電型
MOSトランジスタQ1〜ＱNと、この一導電型
MOSトランジスタのうち第Ｎ番目のMOSトラン
ジスタＱNの一端に接続され互いに並列に接続さ
れたＮ個の逆導電型MOSトランジスタＤN1〜ＤN
Ｎと、上記Ｎ個の逆導電型MOSトランジスタに第
一の電圧を印加する手段と、上記Ｎ個の一導電型
MOSトランジスタの一つおよび上記Ｎ個の逆導
電型MOSトランジスタの一つに同一の入力信号
を供給する手段A1〜ＡNと、上記一導電型MOSト
ランジスタのうち第１番目のMOSトランジスタ
の一端に第二の電圧を印加する第二の電圧印加手
段と、第Ｋ番目の上記一導電型MOSトランジス
タＱKと第Ｋ＋１番目の上記一導電型MOSトラン
ジスタＱK+1との接続点と前記第一の電圧印加手
段との間に並列に接続されたＫ個の逆導電型
MOSトランジスタＤK1〜ＤKKとを含み、上記Ｋ
個の逆導電型MOSトランジスタの各々には上記
１からＫ番目の一導電型MOSトランジスタに供
給される入力信号と同一の入力信号を供給するこ
とを特徴とする。
MOSトランジスタQ1〜ＱNと、この一導電型
MOSトランジスタのうち第Ｎ番目のMOSトラン
ジスタＱNの一端に接続され互いに並列に接続さ
れたＮ個の逆導電型MOSトランジスタＤN1〜ＤN
Ｎと、上記Ｎ個の逆導電型MOSトランジスタに第
一の電圧を印加する手段と、上記Ｎ個の一導電型
MOSトランジスタの一つおよび上記Ｎ個の逆導
電型MOSトランジスタの一つに同一の入力信号
を供給する手段A1〜ＡNと、上記一導電型MOSト
ランジスタのうち第１番目のMOSトランジスタ
の一端に第二の電圧を印加する第二の電圧印加手
段と、第Ｋ番目の上記一導電型MOSトランジス
タＱKと第Ｋ＋１番目の上記一導電型MOSトラン
ジスタＱK+1との接続点と前記第一の電圧印加手
段との間に並列に接続されたＫ個の逆導電型
MOSトランジスタＤK1〜ＤKKとを含み、上記Ｋ
個の逆導電型MOSトランジスタの各々には上記
１からＫ番目の一導電型MOSトランジスタに供
給される入力信号と同一の入力信号を供給するこ
とを特徴とする。
第１番目のＮ型MOSトランジスタQ1とＰ型
MOSのドライブトランジスタD1とは対で入力A1
の否定回路を構成しその出力はX1に取り出され
る。
MOSのドライブトランジスタD1とは対で入力A1
の否定回路を構成しその出力はX1に取り出され
る。
第Ｋ番目のＮ型MOSトランジスタＱKとＫ個の
Ｐ型MOSトランジスタＤK1〜ＤKKとは入力A1〜
ＡKのナンド回路を構成して出力が取り出され
る。このようにして出力X1〜ＸNに入力A1〜ＡN
のナンド出力が取り出される。
Ｐ型MOSトランジスタＤK1〜ＤKKとは入力A1〜
ＡKのナンド回路を構成して出力が取り出され
る。このようにして出力X1〜ＸNに入力A1〜ＡN
のナンド出力が取り出される。
以下、本発明の実施例を説明する。
第２図は本発明のCMOSトランジスタによる実
施例回路図を示す。
施例回路図を示す。
Ｎ個のＮ型MOSトランジスタQ1〜ＱNは互いに
隣接するトランジスタのドレインとソースが接続
されている。第Ｎ番目のトランジスタＱNのドレ
インにＰ型MOSトランジスタＤN1のドレインを
接続して両者のゲートは同一の入力端子ＡNを接
続し、Ｐ型MOSトランジスタＤN1のソースに電
源ＶCCが接続されて、両トランジスタＤN1とＱN
はCMOSインバータを構成している。また同じ
く、Ｎ型MOSトランジスタＱ1〜ＱNとの接続点
およびＱNとＤN1との接続点には電源ＶCCとの間
にＰ型MOSトランジスタのドライブトランジス
タD1〜ＤNNが並列に接続されている。このドラ
イブトランジスタD1〜ＤNNはそれぞれ前段まで
の入力信号により制御されるように構成されてい
る。
隣接するトランジスタのドレインとソースが接続
されている。第Ｎ番目のトランジスタＱNのドレ
インにＰ型MOSトランジスタＤN1のドレインを
接続して両者のゲートは同一の入力端子ＡNを接
続し、Ｐ型MOSトランジスタＤN1のソースに電
源ＶCCが接続されて、両トランジスタＤN1とＱN
はCMOSインバータを構成している。また同じ
く、Ｎ型MOSトランジスタＱ1〜ＱNとの接続点
およびＱNとＤN1との接続点には電源ＶCCとの間
にＰ型MOSトランジスタのドライブトランジス
タD1〜ＤNNが並列に接続されている。このドラ
イブトランジスタD1〜ＤNNはそれぞれ前段まで
の入力信号により制御されるように構成されてい
る。
すなわち、Ｋ番目のＮ型MOSトランジスタＱK
とＫ＋１番目のトランジスタＱK+1との接続点と
電源ＶCCとの間にはＫ個のＰ型MOSトランジス
タがＫ個並列に接続され、このＰ型トランジスタ
のＤK1のゲートには入力ＡKが、同じくＤK2のゲ
ートには入力ＡK―1がというように前段までの入
力が接続されて制御される構成となり、このドラ
イブトランジスタＤK1〜ＤKKとトランジスタＱK
とから出力ＸKが出力される構成となつている。
とＫ＋１番目のトランジスタＱK+1との接続点と
電源ＶCCとの間にはＫ個のＰ型MOSトランジス
タがＫ個並列に接続され、このＰ型トランジスタ
のＤK1のゲートには入力ＡKが、同じくＤK2のゲ
ートには入力ＡK―1がというように前段までの入
力が接続されて制御される構成となり、このドラ
イブトランジスタＤK1〜ＤKKとトランジスタＱK
とから出力ＸKが出力される構成となつている。
この構成によつて、第１図に示す従来例回路に
比べてドライブトランジスタの数を約半分に減ら
すことができる。
比べてドライブトランジスタの数を約半分に減ら
すことができる。
以上述べたように、本発明によれば同一の論理
回路出力に対して、CMOS回路において、MOS
トランジスタの数を少なくすることができる。
回路出力に対して、CMOS回路において、MOS
トランジスタの数を少なくすることができる。
すなわち、第１図に示した従来回路に比べてト
ランジスタの数を半分に減少することができるの
で、CMOS回路の素子数を減らし、集積回路に占
める面積を減少させる効果がある。
ランジスタの数を半分に減少することができるの
で、CMOS回路の素子数を減らし、集積回路に占
める面積を減少させる効果がある。
第１図は従来例回路の構成図。第２図は本発明
実施例回路の構成図。
実施例回路の構成図。
Claims (1)
- 【特許請求の範囲】 １ Ｎ個直列に接続された一導電型MOSトラン
ジスタQ1〜ＱNと、 この一導電型MOSトランジスタのうち第Ｎ番
目のMOSトランジスタＱNの一端に接続され互い
に並列に接続されたＮ個の逆導電型MOSトラン
ジスタＤN1〜ＤNNと、 上記Ｎ個の逆導電型MOSトランジスタに第一
の電圧を印加する手段と、 上記Ｎ個の一導電型MOSトランジスタの一つ
および上記Ｎ個の逆導電型MOSトランジスタの
一つに同一の入力信号を供給する手段A1〜ＡN
と、 上記一導電型MOSトランジスタのうち第１番
目のMOSトランジスタの一端に第二の電圧を印
加する第二の電圧印加手段と、 第Ｋ番目の上記一導電型MOSトランジスタＱK
と第Ｋ＋１番目の上記一導電型MOSトランジス
タＱK+1との接続点と前記第一の電圧印加手段と
の間に並列に接続されたＫ個の逆導電型MOSト
ランジスタＤK1〜ＤKKと を含み、 上記Ｋ個の逆導電型MOSトランジスタの各々
には上記１からＫ番目の一導電型MOSトランジ
スタに供給される入力信号と同一の入力信号を供
給する ことを特徴とする半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171079A JPS55104135A (en) | 1979-02-03 | 1979-02-03 | Semiconductor logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171079A JPS55104135A (en) | 1979-02-03 | 1979-02-03 | Semiconductor logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55104135A JPS55104135A (en) | 1980-08-09 |
| JPS6159012B2 true JPS6159012B2 (ja) | 1986-12-15 |
Family
ID=11785592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171079A Granted JPS55104135A (en) | 1979-02-03 | 1979-02-03 | Semiconductor logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55104135A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4858168A (en) * | 1988-02-16 | 1989-08-15 | American Telephone And Telegraph Company | Carry look-ahead technique having a reduced number of logic levels |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036145A (ja) * | 1973-08-02 | 1975-04-05 |
-
1979
- 1979-02-03 JP JP1171079A patent/JPS55104135A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55104135A (en) | 1980-08-09 |
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