JPH0472755A - 化合物半導体集積装置 - Google Patents
化合物半導体集積装置Info
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- JPH0472755A JPH0472755A JP2185958A JP18595890A JPH0472755A JP H0472755 A JPH0472755 A JP H0472755A JP 2185958 A JP2185958 A JP 2185958A JP 18595890 A JP18595890 A JP 18595890A JP H0472755 A JPH0472755 A JP H0472755A
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- Japan
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- normally
- type
- electrode
- fets
- electrodes
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトランジスタの各電極のレイアウトに特徴を有
する化合物半導体集積装置に関するものである。
する化合物半導体集積装置に関するものである。
従来、複数個のトランジスタが組み合わさってインバー
タ回路が構成される化合物半導体集積装置としては、″
例えば、次のようなものがある。
タ回路が構成される化合物半導体集積装置としては、″
例えば、次のようなものがある。
その１つとして、文献ｒｌＫゲート・ＧａＡｓ・ゲート
・アレー（Ａ ＩＫ−Ｇａｔｅ ＧａＡｓ Ｇａｔｅ
Ａｒｒａｙ） Ｊに示されるものがある（１９８４１Ｅ
ＥＥ ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−３ｔ−
ａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆ’ｅｒｅｎｃｅ、
Ｐ４１） 、同文献には第３図（ａ）に示される電極パ
ターンを有するゲート・アレーが開示されている。この
電極パターンはゲート・アレ−１セル分のレイアウトを
示している。また、この装置の等価回路図は同図（ｂ）
に示される。つまり、１個のノーマリオンタイプのトラ
ンジスタ（Ｄ−ＦＥＴ）１と３個のノーマリオフタイプ
のトランジスタ（Ｅ−ＦＥＴ）２〜４とがアレー状に配
置されている。Ｄ−ＦＥＴＩには３個の各Ｅ−ＦＥＴ２
〜４が直列に接続されており、３つのＥ／Ｄ形インバー
タ回路が構成されている。入力電極■Ｎｉ〜ＩＮ３は各
Ｅ−ＦＥＴ２〜４の各ゲート電極に接続され、出力電極
ＯＵＴは各Ｅ−ＦＥＴ２〜４のドレイン電極に共通に接
続されている。
・アレー（Ａ ＩＫ−Ｇａｔｅ ＧａＡｓ Ｇａｔｅ
Ａｒｒａｙ） Ｊに示されるものがある（１９８４１Ｅ
ＥＥ ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−３ｔ−
ａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆ’ｅｒｅｎｃｅ、
Ｐ４１） 、同文献には第３図（ａ）に示される電極パ
ターンを有するゲート・アレーが開示されている。この
電極パターンはゲート・アレ−１セル分のレイアウトを
示している。また、この装置の等価回路図は同図（ｂ）
に示される。つまり、１個のノーマリオンタイプのトラ
ンジスタ（Ｄ−ＦＥＴ）１と３個のノーマリオフタイプ
のトランジスタ（Ｅ−ＦＥＴ）２〜４とがアレー状に配
置されている。Ｄ−ＦＥＴＩには３個の各Ｅ−ＦＥＴ２
〜４が直列に接続されており、３つのＥ／Ｄ形インバー
タ回路が構成されている。入力電極■Ｎｉ〜ＩＮ３は各
Ｅ−ＦＥＴ２〜４の各ゲート電極に接続され、出力電極
ＯＵＴは各Ｅ−ＦＥＴ２〜４のドレイン電極に共通に接
続されている。
また、この他にも、文献「ハイ・エレクトロン・モビリ
ティ・トランジスタ・１．５Ｋ・ゲート・アレー（Ａ
Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｎｏｂｉｌｉｔｙ Ｔｒ
ａｎｓｉｓｔｏｒｌ、５Ｋ Ｇａｔｅ Ａｒｒａｙ）
Ｊに示されるものがある（１９ＨＩＥＥＥ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ ５ｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕ
ｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ、Ｐ２Ｏ）。同文献には
第４図に示される電極パターンを有するゲート・アレー
が開示されている。この電極パターンもゲート・アレ−
１セル分のレイアウトを示しており、その等価回路は上
記の第３図（ｂ）と同様に示される。
ティ・トランジスタ・１．５Ｋ・ゲート・アレー（Ａ
Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｎｏｂｉｌｉｔｙ Ｔｒ
ａｎｓｉｓｔｏｒｌ、５Ｋ Ｇａｔｅ Ａｒｒａｙ）
Ｊに示されるものがある（１９ＨＩＥＥＥ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ ５ｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕ
ｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ、Ｐ２Ｏ）。同文献には
第４図に示される電極パターンを有するゲート・アレー
が開示されている。この電極パターンもゲート・アレ−
１セル分のレイアウトを示しており、その等価回路は上
記の第３図（ｂ）と同様に示される。
つまり、１つのＤ−ＦＥＴと３つのＥ−ＦＥＴによりＤ
ＣＦＬ構成のＥ／Ｄ形インバータが上記と同様に形成さ
れている。
ＣＦＬ構成のＥ／Ｄ形インバータが上記と同様に形成さ
れている。
〔発明が解決しようとする課題〕
しかしながら、上記従来のレイアウト構成を有する化合
物半導体集積装置にあっては、入力電極ＩＮＩ〜ＩＮ３
を３個備えているが、これを増やして４個の入力電極を
設けようとするには隣のセルのＥ−ＦＥＴを用いなけれ
ばならない。この場合、隣のセルにおいては、１組のＤ
−ＦＥＴおよびＥ−ＦＥＴＬか使用されないことになり
、残りのＥ−ＦＥＴについて使用することが出来なくな
り、ＦＥＴの使用効率が悪くなる。
物半導体集積装置にあっては、入力電極ＩＮＩ〜ＩＮ３
を３個備えているが、これを増やして４個の入力電極を
設けようとするには隣のセルのＥ−ＦＥＴを用いなけれ
ばならない。この場合、隣のセルにおいては、１組のＤ
−ＦＥＴおよびＥ−ＦＥＴＬか使用されないことになり
、残りのＥ−ＦＥＴについて使用することが出来なくな
り、ＦＥＴの使用効率が悪くなる。
また、上記従来の電極パターン構成にあっては、出力電
極ＯＵＴの取り方が限定されてしまう。このため、例え
ば、入力電極を増やすために隣のセルのＦＥＴを使用す
る場合には、隣のセルの出力電極ＯＵＴと当該セルの出
力電極とを共通接続する配線パターンの取り方が非常に
難しくなってしまう。
極ＯＵＴの取り方が限定されてしまう。このため、例え
ば、入力電極を増やすために隣のセルのＦＥＴを使用す
る場合には、隣のセルの出力電極ＯＵＴと当該セルの出
力電極とを共通接続する配線パターンの取り方が非常に
難しくなってしまう。
本発明はこのような課題を解消するためになされたもの
で、ノーマリオンタイプおよびノーマリオフタイプの各
トランジスタは各々複数個直列に設けられ、それぞれ独
立したドレイン電極、ゲート電極およびソース電極を備
え、かつ、これら各電極は各１列に配置して形成された
ものである。
で、ノーマリオンタイプおよびノーマリオフタイプの各
トランジスタは各々複数個直列に設けられ、それぞれ独
立したドレイン電極、ゲート電極およびソース電極を備
え、かつ、これら各電極は各１列に配置して形成された
ものである。
ノーマリオンタイプおよびノーマリオフタイプの各トラ
ンジスタが複数個設けられているため、各ノーマリオン
タイプのトランジスタに対してインバータ回路が構成さ
れる。また、各トランジスタ間の接続は、各電極が１列
に並んで構成されているため、隣合う電極を接続するこ
とのみによって行われる。
ンジスタが複数個設けられているため、各ノーマリオン
タイプのトランジスタに対してインバータ回路が構成さ
れる。また、各トランジスタ間の接続は、各電極が１列
に並んで構成されているため、隣合う電極を接続するこ
とのみによって行われる。
第１図は本発明の一実施例による化合物半導体集積装置
の電極パターンを示す平面図であり、図示される電極パ
ターンは１セル分のパターンを示している。
の電極パターンを示す平面図であり、図示される電極パ
ターンは１セル分のパターンを示している。
ＧａＡｓ半導体基板１ｏには２個のノーマリオンタイプ
のＭＥＳＦＥＴおよび６個のノーマリオフタイプのＭＥ
ＳＦＥＴが直列に形成されており、アレー状に配置され
ている。Ｄ−ＦＥＴＩ １およびＤ−ＦＥＴ１２はノー
マリオンタイプのＦＥＴであり、ゲートバイアスがない
時にもドレイン電流ＩＤが生じている。Ｅ−ＦＥＴ１３
〜Ｅ−ＦＥＴＩ８はノーマリオフタイプのＦＥＴであり
、ゲートバイアスがない時にはドレイン電流１０は生じ
ない。各ＦＥＴＩＩ〜１８にはそれぞれ独立にドレイン
電極り、ゲート電極Ｇおよびソース電極Ｓが設けられて
おり、かつ、各電極り、ＧおよびＳは各１列に配置され
ている。
のＭＥＳＦＥＴおよび６個のノーマリオフタイプのＭＥ
ＳＦＥＴが直列に形成されており、アレー状に配置され
ている。Ｄ−ＦＥＴＩ １およびＤ−ＦＥＴ１２はノー
マリオンタイプのＦＥＴであり、ゲートバイアスがない
時にもドレイン電流ＩＤが生じている。Ｅ−ＦＥＴ１３
〜Ｅ−ＦＥＴＩ８はノーマリオフタイプのＦＥＴであり
、ゲートバイアスがない時にはドレイン電流１０は生じ
ない。各ＦＥＴＩＩ〜１８にはそれぞれ独立にドレイン
電極り、ゲート電極Ｇおよびソース電極Ｓが設けられて
おり、かつ、各電極り、ＧおよびＳは各１列に配置され
ている。
このような電極パターン構成の下で、ＤＣＦＬ構成のＥ
／Ｄ形インバータ回路を接続する態様には種々の態様が
考えられる。つまり、１セル内のＦＥＴ１４〜１８にお
いては、各Ｅ−ＦＥＴＩ ３〜１８は各Ｄ−ＦＥＴ１１
．１２のどちらにも接続することが可能である。従って
、これらの組み合わせとしては、図示されるように６通
りの組み合わせが存在する。すなわち、Ｄ−ＦＥＴ１１
にＥ−ＦＥＴ１３．Ｄ−ＦＥＴ１２にＥ−ＦＥＴ１４〜
１８を組み合わせ、Ｄ−ＦＥＴ１１側に１個の入力、Ｄ
−ＦＥＴ１２ａｌ１７に５個の入力を設ける組み合わせ
がある。また、Ｄ−ＦＥＴＩＩにＥ−ＦＥＴ１３および
１４．Ｄ−ＦＥＴ１２にＥ−ＦＥＴ１５〜１８を組み合
わせ、Ｄ−ＦＥＴ１１側に２個の入力、Ｄ−ＦＥＴ１２
側に４個の入力を設ける組み合わせがある。これらと同
様に考えてこの他に４通りの組み合わせが存在し、各Ｄ
−ＦＥＴＩＩ、１２に任意の個数の入力を設けることが
出来る。
／Ｄ形インバータ回路を接続する態様には種々の態様が
考えられる。つまり、１セル内のＦＥＴ１４〜１８にお
いては、各Ｅ−ＦＥＴＩ ３〜１８は各Ｄ−ＦＥＴ１１
．１２のどちらにも接続することが可能である。従って
、これらの組み合わせとしては、図示されるように６通
りの組み合わせが存在する。すなわち、Ｄ−ＦＥＴ１１
にＥ−ＦＥＴ１３．Ｄ−ＦＥＴ１２にＥ−ＦＥＴ１４〜
１８を組み合わせ、Ｄ−ＦＥＴ１１側に１個の入力、Ｄ
−ＦＥＴ１２ａｌ１７に５個の入力を設ける組み合わせ
がある。また、Ｄ−ＦＥＴＩＩにＥ−ＦＥＴ１３および
１４．Ｄ−ＦＥＴ１２にＥ−ＦＥＴ１５〜１８を組み合
わせ、Ｄ−ＦＥＴ１１側に２個の入力、Ｄ−ＦＥＴ１２
側に４個の入力を設ける組み合わせがある。これらと同
様に考えてこの他に４通りの組み合わせが存在し、各Ｄ
−ＦＥＴＩＩ、１２に任意の個数の入力を設けることが
出来る。
次に、Ｄ−ＦＥＴＩ ｌ側に４個の入力、 Ｄ−ＦＥＴ
１２側に２個の入力を設けた組み合わせについて、第２
図を参照して説明する。同図（ａ）は電極パターンの平
面図、同図（ｂ）は同図（ａ）に示された装置の等価回
路図を示す。なお、第１図と同一または相当する部分に
ついては同符号を用い、その説明は省略する。
１２側に２個の入力を設けた組み合わせについて、第２
図を参照して説明する。同図（ａ）は電極パターンの平
面図、同図（ｂ）は同図（ａ）に示された装置の等価回
路図を示す。なお、第１図と同一または相当する部分に
ついては同符号を用い、その説明は省略する。
Ｅ−ＦＥＴ１３〜１６の各ソース電極Ｓ、並びにＥ−Ｆ
ＥＴ１７，１８の各ソース電極Ｓは配線パターン２１並
びに２２によって各々共通に接続され、各々接地電位Ｇ
ＮＤに接続されている。また、Ｅ−ＦＥＴ１３〜１６の
各ドレイン電極りおよびＤ−ＦＥＴＩＩのドレイン電極
Ｄ１並びにＥ−ＦＥＴ１７．１ｇの各ドレイン電極りお
よびＤ−ＦＥＴ１２のドレイン電極りは配線パターン２
３．２４によって各々共通に接続され、出力０ＵＴＩ並
びに０ＵＴ２に接続されている。
ＥＴ１７，１８の各ソース電極Ｓは配線パターン２１並
びに２２によって各々共通に接続され、各々接地電位Ｇ
ＮＤに接続されている。また、Ｅ−ＦＥＴ１３〜１６の
各ドレイン電極りおよびＤ−ＦＥＴＩＩのドレイン電極
Ｄ１並びにＥ−ＦＥＴ１７．１ｇの各ドレイン電極りお
よびＤ−ＦＥＴ１２のドレイン電極りは配線パターン２
３．２４によって各々共通に接続され、出力０ＵＴＩ並
びに０ＵＴ２に接続されている。
また、ノーマリオンタイプのＤ−ＦＥＴＩ １゜１２の
各ゲート電極Ｇは配線パターン２３．２４に各々接続さ
れており、各ソース電極Ｓは電源電圧ＶＤＤに接続され
ている。また、ノーマリオフタイプのＥ−ＦＥＴ１３〜
１６の各ゲート電極ＧはＤ−ＦＥＴＩＩ側に構成される
各インバータ回路の各入力ＩＮＩ〜ＩＮ４になっている
。同様に、ノーマリオフタイプのＥ−ＦＥＴ１７，１ｇ
の各ゲート電極ＧはＤ−ＦＥＴ１２側に構成される各イ
ンバータ回路の各入力ＩＮ２．ＩＮＩになっている。
各ゲート電極Ｇは配線パターン２３．２４に各々接続さ
れており、各ソース電極Ｓは電源電圧ＶＤＤに接続され
ている。また、ノーマリオフタイプのＥ−ＦＥＴ１３〜
１６の各ゲート電極ＧはＤ−ＦＥＴＩＩ側に構成される
各インバータ回路の各入力ＩＮＩ〜ＩＮ４になっている
。同様に、ノーマリオフタイプのＥ−ＦＥＴ１７，１ｇ
の各ゲート電極ＧはＤ−ＦＥＴ１２側に構成される各イ
ンバータ回路の各入力ＩＮ２．ＩＮＩになっている。
つまり、Ｄ−ＦＥＴＩＩ側には、Ｄ−ＦＥＴ１１とＥ−
ＦＥＴ１３とによるＥ／Ｄ形インバータ回路、Ｄ−ＦＥ
ＴＩＩとＥ−ＦＥＴ１４とによるＥ／Ｄ形インバータ回
路、Ｄ−ＦＥＴＩＩとＥ−ＦＥＴ１５とによるＥ／Ｄ形
インバータ回路およびＤ−ＦＥＴＩＩとＥ−ＦＥＴ１６
とによるＥ／Ｄ形インバータ回路の４つのインバータ回
路が構成されている。同様に、Ｄ−ＦＥＴ１２側にも２
つのＥ／Ｄ形インバータ回路が構成されている。
ＦＥＴ１３とによるＥ／Ｄ形インバータ回路、Ｄ−ＦＥ
ＴＩＩとＥ−ＦＥＴ１４とによるＥ／Ｄ形インバータ回
路、Ｄ−ＦＥＴＩＩとＥ−ＦＥＴ１５とによるＥ／Ｄ形
インバータ回路およびＤ−ＦＥＴＩＩとＥ−ＦＥＴ１６
とによるＥ／Ｄ形インバータ回路の４つのインバータ回
路が構成されている。同様に、Ｄ−ＦＥＴ１２側にも２
つのＥ／Ｄ形インバータ回路が構成されている。
このように本実施例によれば、２個のＤ−ＦＥＴｌｌ、
１２と６個のＥ−ＦＥＴ１３〜１８とを１列に直列に構
成したことにより、６個のＥ−ＦＥＴ１３〜１８は２個
のＤ−ＦＥＴ１１，１２に任意に組み合わせることが可
能になり、１個のＥ−ＦＥＴに対して１個の入力を設け
ることが出来る。つまり、Ｅ−ＦＥＴ１３〜１８をどち
らか一方のＤ−ＦＥＴＩＩまたは１２に任意に容易に組
み合わせることが可能になり、１セル内で入力の数を１
〜６まで任意に選択することが出来る。また、もう一方
のＤ−ＦＥＴＩ １または１２について残りのＥ−ＦＥ
Ｔを組み合わせて使用することが可能になり、ＦＥＴの
使用効率は高まることになる。
１２と６個のＥ−ＦＥＴ１３〜１８とを１列に直列に構
成したことにより、６個のＥ−ＦＥＴ１３〜１８は２個
のＤ−ＦＥＴ１１，１２に任意に組み合わせることが可
能になり、１個のＥ−ＦＥＴに対して１個の入力を設け
ることが出来る。つまり、Ｅ−ＦＥＴ１３〜１８をどち
らか一方のＤ−ＦＥＴＩＩまたは１２に任意に容易に組
み合わせることが可能になり、１セル内で入力の数を１
〜６まで任意に選択することが出来る。また、もう一方
のＤ−ＦＥＴＩ １または１２について残りのＥ−ＦＥ
Ｔを組み合わせて使用することが可能になり、ＦＥＴの
使用効率は高まることになる。
また、出力０ＵＴ１．０ＵＴ２のパターンの取り方は、
各電極が１列に構成されているため、隣り合うドレイン
電極りどうしを接続することのみによって定まる。従っ
て、極めて簡単に配線パターン２３．２４のパターン取
りを行うことが出来る。
各電極が１列に構成されているため、隣り合うドレイン
電極りどうしを接続することのみによって定まる。従っ
て、極めて簡単に配線パターン２３．２４のパターン取
りを行うことが出来る。
以上説明したように本発明によれば、ノーマリオンタイ
プおよびノーマリオフタイプの各トランジスタが複数個
設けられているため、各ノーマリオンタイプのトランジ
スタに対してインバータ回路が構成される。このため、
トランジスタの使用効率は高まる。また、各トランジス
タ間の接続は、各電極が１列に並んで構成されているた
め、隣合う電極を接続することのみによって行われる。
プおよびノーマリオフタイプの各トランジスタが複数個
設けられているため、各ノーマリオンタイプのトランジ
スタに対してインバータ回路が構成される。このため、
トランジスタの使用効率は高まる。また、各トランジス
タ間の接続は、各電極が１列に並んで構成されているた
め、隣合う電極を接続することのみによって行われる。
このため、出カバターンを容易に決定することが可能に
なる。
なる。
第１図は本発明の一実施例による化合物半導体集積装置
の構成を示す平面図、第２図は第１図に示された装置に
おける各電極の配線接続例を示す図、第３図は従来の第
１の化合物半導体集積装置の構成を示す図、第４図は従
来の第２の化合物半導体集積装置の構成を示す図である
。 １０・・・ＧａＡｓ半導体基板、１１．１２・・・ノー
マリオンタイプのＦＥＴ （Ｄ−ＦＥＴ）、１３〜１８
・・・ノーマリオフタイプのＦＥＴ （Ｅ−ＦＥ’Ｔ）
、２１〜２４・・・配線パターン、Ｄ・・・ドレイン電
極、Ｇ・・ゲート電極、Ｓ・・ソース電極、ＩＮＩ〜Ｉ
Ｎ４・・・入力、０ＵＴＩ、０ＵＴ２・・・出力。
の構成を示す平面図、第２図は第１図に示された装置に
おける各電極の配線接続例を示す図、第３図は従来の第
１の化合物半導体集積装置の構成を示す図、第４図は従
来の第２の化合物半導体集積装置の構成を示す図である
。 １０・・・ＧａＡｓ半導体基板、１１．１２・・・ノー
マリオンタイプのＦＥＴ （Ｄ−ＦＥＴ）、１３〜１８
・・・ノーマリオフタイプのＦＥＴ （Ｅ−ＦＥ’Ｔ）
、２１〜２４・・・配線パターン、Ｄ・・・ドレイン電
極、Ｇ・・ゲート電極、Ｓ・・ソース電極、ＩＮＩ〜Ｉ
Ｎ４・・・入力、０ＵＴＩ、０ＵＴ２・・・出力。
Claims (1)
- ノーマリオンタイプのトランジスタおよびノーマリオ
フタイプのトランジスタをアレー状に備え、各トランジ
スタを適宜組み合わせて接続することによりインバータ
回路が構成される化合物半導体集積装置において、前記
各トランジスタは各々複数個直列に設けられ、それぞれ
独立したドレイン電極、ゲート電極およびソース電極を
備え、かつ、これら各電極は各１列に配置して形成され
たことを特徴とする化合物半導体集積装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185958A JPH0472755A (ja) | 1990-07-13 | 1990-07-13 | 化合物半導体集積装置 |
| US07/726,183 US5274283A (en) | 1990-07-13 | 1991-07-05 | Compound semiconductor integrated circuit device |
| CA002046832A CA2046832A1 (en) | 1990-07-13 | 1991-07-11 | Compound semiconductor integrated circuit device |
| EP91111638A EP0466176A1 (en) | 1990-07-13 | 1991-07-12 | Compound semiconductor integrated circuit device |
| KR1019910011837A KR940009353B1 (ko) | 1990-07-13 | 1991-07-12 | 화합물을 반도체 집적장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185958A JPH0472755A (ja) | 1990-07-13 | 1990-07-13 | 化合物半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0472755A true JPH0472755A (ja) | 1992-03-06 |
Family
ID=16179854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185958A Pending JPH0472755A (ja) | 1990-07-13 | 1990-07-13 | 化合物半導体集積装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5274283A (ja) |
| EP (1) | EP0466176A1 (ja) |
| JP (1) | JPH0472755A (ja) |
| KR (1) | KR940009353B1 (ja) |
| CA (1) | CA2046832A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9120512B2 (en) | 2010-04-22 | 2015-09-01 | Honda Motor Co., Ltd. | Control device and gait generating device for bipedal mobile robot |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3746604B2 (ja) * | 1997-12-09 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| US20130278285A1 (en) | 2012-04-20 | 2013-10-24 | International Business Machines Corporation | Minimum-spacing circuit design and layout for pica |
| TWI559449B (zh) * | 2015-10-19 | 2016-11-21 | 穩懋半導體股份有限公司 | 化合物半導體積體電路之電路佈局方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843905B2 (ja) * | 1979-07-31 | 1983-09-29 | 富士通株式会社 | 半導体集積回路の製造方法 |
| JPS57202772A (en) * | 1981-06-09 | 1982-12-11 | Nec Corp | Semiconductor device |
| DE3376721D1 (de) * | 1982-07-30 | 1988-06-23 | Toshiba Kk | Mos logic circuit |
| JPS61100947A (ja) * | 1984-10-22 | 1986-05-19 | Toshiba Corp | 半導体集積回路装置 |
| US4745307A (en) * | 1985-09-06 | 1988-05-17 | Nec Corporation | Semiconductor integrated circuit with a programmable logic array |
| JPH0831578B2 (ja) * | 1986-06-19 | 1996-03-27 | 日本電気株式会社 | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 |
-
1990
- 1990-07-13 JP JP2185958A patent/JPH0472755A/ja active Pending
-
1991
- 1991-07-05 US US07/726,183 patent/US5274283A/en not_active Expired - Fee Related
- 1991-07-11 CA CA002046832A patent/CA2046832A1/en not_active Abandoned
- 1991-07-12 KR KR1019910011837A patent/KR940009353B1/ko not_active Expired - Fee Related
- 1991-07-12 EP EP91111638A patent/EP0466176A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9120512B2 (en) | 2010-04-22 | 2015-09-01 | Honda Motor Co., Ltd. | Control device and gait generating device for bipedal mobile robot |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940009353B1 (ko) | 1994-10-07 |
| EP0466176A1 (en) | 1992-01-15 |
| CA2046832A1 (en) | 1992-01-14 |
| US5274283A (en) | 1993-12-28 |
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