JPS62107520A - プログラマブル・ロジツク・アレイ - Google Patents
プログラマブル・ロジツク・アレイInfo
- Publication number
- JPS62107520A JPS62107520A JP60246593A JP24659385A JPS62107520A JP S62107520 A JPS62107520 A JP S62107520A JP 60246593 A JP60246593 A JP 60246593A JP 24659385 A JP24659385 A JP 24659385A JP S62107520 A JPS62107520 A JP S62107520A
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- JP
- Japan
- Prior art keywords
- data
- random access
- input
- access memory
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、プログラマブル・ロジック・アレイ（以下Ｐ
ＬＡと略す）において、論理積アレイと論理和アレイを
共にプログラム及び消去可能とする為の回路構成を与え
るものである。
ＬＡと略す）において、論理積アレイと論理和アレイを
共にプログラム及び消去可能とする為の回路構成を与え
るものである。
従来の技術
従来のＰＬＡでは、論理積アレイ及び論理和アレイの各
々の格子点にどの様な方法で所望の論理式に対応するパ
ターンをプログラムするかによって以下に示す様々種類
に分けられている。
々の格子点にどの様な方法で所望の論理式に対応するパ
ターンをプログラムするかによって以下に示す様々種類
に分けられている。
３へ−７
人 マスクＰＬＡ
ＬＳＩの製造工程で、マスクによって各格子点にダイオ
ードのパターンを作り出すもの。
ードのパターンを作り出すもの。
Ｂ フィールドＰＬＡ
（１） ヒユーズ結合方式
全ての格子点に作られているダイオードとヒユーズの直
列結合の内で、任意の適嶺なヒユーズを大電流で溶断す
ることによってその格子点のダイオードを無効にするも
の。
列結合の内で、任意の適嶺なヒユーズを大電流で溶断す
ることによってその格子点のダイオードを無効にするも
の。
（１１）接合破壊方式
全ての格子点に作られているオープンベース・トランジ
スタの内で、任意の適当々トランジスタのベース・エミ
ッタ接合を大電流で破壊して短絡させることによってそ
の格子点にダイオードを作るもの１． １ｉｉ１ 消去可能読み出し専用メモリ方式全ての格
子点に消去可能読み出し専用メモリのセルを配置して、
プログラム及び消去を可能としたもの。
スタの内で、任意の適当々トランジスタのベース・エミ
ッタ接合を大電流で破壊して短絡させることによってそ
の格子点にダイオードを作るもの１． １ｉｉ１ 消去可能読み出し専用メモリ方式全ての格
子点に消去可能読み出し専用メモリのセルを配置して、
プログラム及び消去を可能としたもの。
発明が解決しようとする問題点
前述のマスクＰＬＡ・ヒユーズ結合方式フィールドＰＬ
Ａ・接合破壊方式フィールドＰＬＡの場合ｄ］、一度プ
ログラムをしてし甘うとそれを書き換えることが不可能
となるばかりでなく、各格子点全てのテストを行なって
１００％の信頼性を保証することも不可能である。
Ａ・接合破壊方式フィールドＰＬＡの場合ｄ］、一度プ
ログラムをしてし甘うとそれを書き換えることが不可能
となるばかりでなく、各格子点全てのテストを行なって
１００％の信頼性を保証することも不可能である。
一方、前述の消去及びプログラム可能読み出し専用メモ
リ方式フィールドＰＬＡの場合は、プログラムの変更も
可能となると共に各格子点に対して完全庁テストを行な
うことが可能となる。しかし、一度プログラムすると消
去するのに時間がかかり、ウェーハ・プローブでの試験
コストが高くなる。さらに、消去及びプログラム可能読
み出し専用メモリを用いるため、製造プロセスが多少複
雑となる。また、信頼性も十分実証済みでないと言われ
ている。
リ方式フィールドＰＬＡの場合は、プログラムの変更も
可能となると共に各格子点に対して完全庁テストを行な
うことが可能となる。しかし、一度プログラムすると消
去するのに時間がかかり、ウェーハ・プローブでの試験
コストが高くなる。さらに、消去及びプログラム可能読
み出し専用メモリを用いるため、製造プロセスが多少複
雑となる。また、信頼性も十分実証済みでないと言われ
ている。
本発明け、かかる点に鑑みてなさｉ″したもので、通常
の製造プロセスで製造でき、容易に消去及びプログラム
が可能なＰＬＡの回路構成を与えるものである。
の製造プロセスで製造でき、容易に消去及びプログラム
が可能なＰＬＡの回路構成を与えるものである。
６ ・
問題点を解決するだめの手段
本発明は、上記問題点を解決するため、論Ｊ！ｌｉ積ア
レイの各格子点に、データの書き込み、保持・一致検出
の各機能を有する連想メモリセルを、論理和アレイの各
格子点にデータの書き込み・読み出し・保持の各機能を
有するメモリセルを用い、論理積アレイとしてのランダ
ムアクセスメモリの一致検出信号を論理和アレイとして
のランダムアクセスメモリのアドレスとして入力するこ
とによって消去及びプログラム可能なＰＬＡを得るもの
である。
レイの各格子点に、データの書き込み、保持・一致検出
の各機能を有する連想メモリセルを、論理和アレイの各
格子点にデータの書き込み・読み出し・保持の各機能を
有するメモリセルを用い、論理積アレイとしてのランダ
ムアクセスメモリの一致検出信号を論理和アレイとして
のランダムアクセスメモリのアドレスとして入力するこ
とによって消去及びプログラム可能なＰＬＡを得るもの
である。
作用
本発明は、上記した構成により論理積アレイ及び論理和
アレイが共にプログラム及び消去可能なＰＬＡを得るこ
とができる。
アレイが共にプログラム及び消去可能なＰＬＡを得るこ
とができる。
実施例
第１図に本発明の一実施例におけるＰＬＡの概略構成を
示す。第１図において、１は連想メモリ、２はランダム
アクセスメモリ、３はデータマスクレジスタ、４にアド
レス入力端子、６はデータ入６ べ−７ 力端子、６はデータ入出力端子、７は命令信号入力端子
、８は動作制御部である。
示す。第１図において、１は連想メモリ、２はランダム
アクセスメモリ、３はデータマスクレジスタ、４にアド
レス入力端子、６はデータ入６ べ−７ 力端子、６はデータ入出力端子、７は命令信号入力端子
、８は動作制御部である。
第１図の装置は次に示す２つの動作モードを持つＯ
Ａ プログラム・モード
Ｂ 実行モード
以下、」二記の２つの動作モードについて説明する。
Ａ プログラム・モード
プログラム・モードは論理積アレイ及び論理和アレイを
構成している連想メモリ及びランダムアクセスメモリの
各格子点に当るメモリセルにデータを書き込むモードで
ある。
構成している連想メモリ及びランダムアクセスメモリの
各格子点に当るメモリセルにデータを書き込むモードで
ある。
命令信号入力端子７にプログラム・モードであることを
知らせる信号が入力されると動作制御部８は各部に対し
て以下の様な指示を出す。
知らせる信号が入力されると動作制御部８は各部に対し
て以下の様な指示を出す。
連想メモリ：書き込み動作
ランダムアクセスメモリ：第１のアドレスによる書き込
み動作 データマスクレジスタ：入力されたデータをそのｉｔ出
力する。（即ちスルー） アドレス入力端子二人力動作 データ入出力端子二人力動作 これらの状態におめで、アドレス入力端子４よりアドレ
スを入力し、そのアドレスに対するデータを連想メモリ
１にはデータ入力端子６から、ランダムアクセスメモリ
に対してはデータ入出力端子６から入力する。この時の
各信号の流れを第２図に示す。ここで、連想メモリ１と
ランダムアクセスメモリ２のそれぞれのアドレスは同じ
であっても異なっていても良い。イ１！１〜、異々って
いる場合は、アドレス入力端子４でアドレスを連想メモ
リ１とランダムアクセスメモリ２にそれぞれ選択して力
える様にするか、アドレス入力端子４を連想メモリ１と
ランダムアクセスメモリ２の各々に設ける様にする。
み動作 データマスクレジスタ：入力されたデータをそのｉｔ出
力する。（即ちスルー） アドレス入力端子二人力動作 データ入出力端子二人力動作 これらの状態におめで、アドレス入力端子４よりアドレ
スを入力し、そのアドレスに対するデータを連想メモリ
１にはデータ入力端子６から、ランダムアクセスメモリ
に対してはデータ入出力端子６から入力する。この時の
各信号の流れを第２図に示す。ここで、連想メモリ１と
ランダムアクセスメモリ２のそれぞれのアドレスは同じ
であっても異なっていても良い。イ１！１〜、異々って
いる場合は、アドレス入力端子４でアドレスを連想メモ
リ１とランダムアクセスメモリ２にそれぞれ選択して力
える様にするか、アドレス入力端子４を連想メモリ１と
ランダムアクセスメモリ２の各々に設ける様にする。
Ｂ 実行モード
実行モードはプログラム・モードにおいてプログラムさ
れた論理積アレイ及び論理和アレイを用いて所望の論理
を得るモードであり、データマスクレジスタ３を使う場
合と使わない場合とがある。
れた論理積アレイ及び論理和アレイを用いて所望の論理
を得るモードであり、データマスクレジスタ３を使う場
合と使わない場合とがある。
（１）データマスクレジスタを使わない場合命令信号入
力端子７にデータマスクレジスタ３を使用しない実行モ
ードであることを知らせる信号が入力されると、動作制
御部８は各部に対して以下の様な指示を出す。
力端子７にデータマスクレジスタ３を使用しない実行モ
ードであることを知らせる信号が入力されると、動作制
御部８は各部に対して以下の様な指示を出す。
連想メモリニ一致検出動作
ランダムアクセスメモリ：第２のアドレスによる読み出
し動作 データマスクレジスタ：入力されたデータをその寸１出
力する。（ｍち スルー） アドレス入力端子：オープン データ入出力端子：出力動作 これらの状態において、データ入力端子６よりデータを
入力する。入力されたデータと同じデータが連想メモリ
１内に存在すれば、連想メモリ１は一致信号出力部より
一致信号を出力する。ランダムアクセスメモリ２はこの
一致信号をアドレスとして第２のアドレス入力部に取り
込みワードラインを駆動してデーＡ−７ り入出力部よりデータを出力する。このデータはデータ
入出力端子６を経由して外部へ出力される。この時の各
信号の流れを第３図に示す。
し動作 データマスクレジスタ：入力されたデータをその寸１出
力する。（ｍち スルー） アドレス入力端子：オープン データ入出力端子：出力動作 これらの状態において、データ入力端子６よりデータを
入力する。入力されたデータと同じデータが連想メモリ
１内に存在すれば、連想メモリ１は一致信号出力部より
一致信号を出力する。ランダムアクセスメモリ２はこの
一致信号をアドレスとして第２のアドレス入力部に取り
込みワードラインを駆動してデーＡ−７ り入出力部よりデータを出力する。このデータはデータ
入出力端子６を経由して外部へ出力される。この時の各
信号の流れを第３図に示す。
データマスクレジスタ３を使用し７ない場合は、通常一
致データが唯一となる様に連想メモリ１内にデータを書
き込むが、一致データが複数となった場合に生じるラン
ダムアクセスメモリ２のアドレス多重選択でメモリセル
のデータが書き換えられない様に、ランダムアクセスメ
モリ２に用いるメモリセルは、例えば第４図に示す様な
構造のものを用いる。
致データが唯一となる様に連想メモリ１内にデータを書
き込むが、一致データが複数となった場合に生じるラン
ダムアクセスメモリ２のアドレス多重選択でメモリセル
のデータが書き換えられない様に、ランダムアクセスメ
モリ２に用いるメモリセルは、例えば第４図に示す様な
構造のものを用いる。
（１１）データマスクレジスタを使う場合命令信号入力
端子７にデータマスクレジスタ３を使用する実行モード
であることを知らせる信号が入力されると、動作制御部
８は各部に対して以下の様な指示を出す。
端子７にデータマスクレジスタ３を使用する実行モード
であることを知らせる信号が入力されると、動作制御部
８は各部に対して以下の様な指示を出す。
連想メモリニ一致検出動作
ランダムアクセスメモリ：第２のアドレスによる読み出
し動作 １０へ一／ データマスクレジスタ：マスクデータ入力後データマス
ク動作 アドレス入力端子：オープン データ入出力端子：出力動作 これらの状態において、まずデータ入力端子６よりマス
クデータを入力する。その後データ入力端子６よりデー
タを入力する。入力されたデータはデータマスクレジス
タによって必要なビットがマスクされる。マスクされた
データは連想メモリ１のデータ入力部に入力され、入力
されたデータと同じデータが連想メモリ１内に存在すれ
ば、連想メモリ１は一致信号出力部より一致信号を出力
する。ランダムアクセスメモリ２はこの一致信号をアド
レスとして第２のアドレス入力部に取り込みワードライ
ンを駆動してデータ入出力部よりデータを出力する。こ
のデータはデータ入出力端子６を経由して外部へ出力さ
れる。この時の各信号の流れを第６図に示す。
し動作 １０へ一／ データマスクレジスタ：マスクデータ入力後データマス
ク動作 アドレス入力端子：オープン データ入出力端子：出力動作 これらの状態において、まずデータ入力端子６よりマス
クデータを入力する。その後データ入力端子６よりデー
タを入力する。入力されたデータはデータマスクレジス
タによって必要なビットがマスクされる。マスクされた
データは連想メモリ１のデータ入力部に入力され、入力
されたデータと同じデータが連想メモリ１内に存在すれ
ば、連想メモリ１は一致信号出力部より一致信号を出力
する。ランダムアクセスメモリ２はこの一致信号をアド
レスとして第２のアドレス入力部に取り込みワードライ
ンを駆動してデータ入出力部よりデータを出力する。こ
のデータはデータ入出力端子６を経由して外部へ出力さ
れる。この時の各信号の流れを第６図に示す。
データマスクレジスタ３を使用した場合は、連想メモリ
１内に一致データが複数個存在することが多く前述の理
由でランダムアクセスメモリ２に用いるメモリセルを例
えば第４図に示す様なものを用いる。この時、ランダム
アクセスメモリ２部ではデータの論理和がとられている
ことに他なら々い。
１内に一致データが複数個存在することが多く前述の理
由でランダムアクセスメモリ２に用いるメモリセルを例
えば第４図に示す様なものを用いる。この時、ランダム
アクセスメモリ２部ではデータの論理和がとられている
ことに他なら々い。
発明の効果
以上述べてきた様に、本発明によれば、従来のマスクＰ
ＬＡやフィールドＰＬＡの様にプログラムの消去が不可
能であったり、可能であっても製造プロセスや信頼性に
問題があるものとは異なり、従来の製造プロセスで製造
でき、容易に消去及びプログラムが可能なＰＬＡを実現
することができ実用的に極めて有用である。寸だ、本発
明のＰＬＡは、各部が全て同一半導体基板」二に集積回
路として形成できるものであり、各部分・各配線を半導
体基板上に集積化してオンチップ化し、各端子を集積回
路の端子とすることが可能である。
ＬＡやフィールドＰＬＡの様にプログラムの消去が不可
能であったり、可能であっても製造プロセスや信頼性に
問題があるものとは異なり、従来の製造プロセスで製造
でき、容易に消去及びプログラムが可能なＰＬＡを実現
することができ実用的に極めて有用である。寸だ、本発
明のＰＬＡは、各部が全て同一半導体基板」二に集積回
路として形成できるものであり、各部分・各配線を半導
体基板上に集積化してオンチップ化し、各端子を集積回
路の端子とすることが可能である。
第１図は本発明の一実施例のＰＬＡの概略構成図、第２
図は本発明のプログラムモードを説明するだめの図、第
３図は本発明のデータマスクレジスタを使用しない実行
モードを説明するための図、第４図は本発明の論理和ア
レイとして用いるラント・・・・・連想メモリ、２・旧
・・ランダムアクセスメモリ、３・・・・・・データマ
スクレジスタ、４・・団・アドレス入力端子、５・・・
・・・データ入力端子、６・旧・・データ入出力端子、
７・・・・・・命令信号入力端子、８・・・・・・動作
制御部。 代ｆ！１１人の氏名 弁理士 中 尾 敏 男 ほか１
名第１図 ＼４ア５．い７７＊を 第２図 第３図 第４図
図は本発明のプログラムモードを説明するだめの図、第
３図は本発明のデータマスクレジスタを使用しない実行
モードを説明するための図、第４図は本発明の論理和ア
レイとして用いるラント・・・・・連想メモリ、２・旧
・・ランダムアクセスメモリ、３・・・・・・データマ
スクレジスタ、４・・団・アドレス入力端子、５・・・
・・・データ入力端子、６・旧・・データ入出力端子、
７・・・・・・命令信号入力端子、８・・・・・・動作
制御部。 代ｆ！１１人の氏名 弁理士 中 尾 敏 男 ほか１
名第１図 ＼４ア５．い７７＊を 第２図 第３図 第４図
Claims (1)
- アドレス入力部、データ入力部、一致信号出力部を持ち
、データの書き込み、保持、一致検出の各機能を有する
連想メモリ、第１、第２のアドレス入力部、データ入出
力部を持ち、データの書き込み・読み出し・保持の各機
能を有するランダムアクセスメモリ、入力データに対す
るマスク機能を有するデータマスクレジスタ、アドレス
入力端子、データ入力端子、データ入出力端子、命令信
号入力端子、命令入力部を持ち、命令信号に従って前記
連想メモリ、前記ランダムアクセスメモリ、前記データ
レジスタ、前記アドレス入力端子、前記データ入出力端
子の各々に制御信号を送出して各部の機能を制御する動
作制御部を具備し、前記データ入力端子は前記データマ
スクレジスタを経由して前記連想メモリのデータ入力部
に接続されるか若しくは前記データ入力端子と前記デー
タマスクレジスタと前記連想メモリのデータ入力部の各
々を三角形状に接続し、前記連想メモリの一致信号出力
部と前記ランダムアクセスメモリの第１のアドレス入力
部に接続し、前記データ入出力端子と前記ランダムアク
セスメモリのデータ入出力部と接続し、前記アドレス入
力端子と前記連想メモリのアドレス入力部及び前記ラン
ダムアクセスメモリの第２のアドレス入力部に接続する
ことを特徴とするプログラマブル・ロジック・アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60246593A JPS62107520A (ja) | 1985-11-01 | 1985-11-01 | プログラマブル・ロジツク・アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60246593A JPS62107520A (ja) | 1985-11-01 | 1985-11-01 | プログラマブル・ロジツク・アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62107520A true JPS62107520A (ja) | 1987-05-18 |
Family
ID=17150723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60246593A Pending JPS62107520A (ja) | 1985-11-01 | 1985-11-01 | プログラマブル・ロジツク・アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62107520A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136416A (ja) * | 1987-11-20 | 1989-05-29 | Mitsubishi Electric Corp | プログラマブル・ロジック・アレイ |
| JPH0228890A (ja) * | 1988-07-19 | 1990-01-30 | Hitachi Ltd | 信号処理回路 |
| JPH02140804A (ja) * | 1988-11-21 | 1990-05-30 | Maikomu Kk | プログラマブルロジック回路 |
| JPH03132212A (ja) * | 1989-07-28 | 1991-06-05 | Xilinx Inc | 構成を変更可能な論理アレイ |
-
1985
- 1985-11-01 JP JP60246593A patent/JPS62107520A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136416A (ja) * | 1987-11-20 | 1989-05-29 | Mitsubishi Electric Corp | プログラマブル・ロジック・アレイ |
| JPH0228890A (ja) * | 1988-07-19 | 1990-01-30 | Hitachi Ltd | 信号処理回路 |
| JPH02140804A (ja) * | 1988-11-21 | 1990-05-30 | Maikomu Kk | プログラマブルロジック回路 |
| JPH03132212A (ja) * | 1989-07-28 | 1991-06-05 | Xilinx Inc | 構成を変更可能な論理アレイ |
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