JPH0228890A - 信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は信号処理回路に係り、特に、画像処理に好適な
信号処理回路に関する。

［従来の技術］ 第１１図は、画像処理装置の一種であるパターン検査装
置の構成図である。このパターン検査装置は、検出器１
５１で検出したパターンを２値化回路１５２で２値化し
た出力と、検出器１５３で検出したパターンを２値化回
路１５４で２値化したものとを、位置ずれ補正回路１５
８で２位置合わせしたのち、各種形状のオペレータ（第
１１図では９種）を有する比較器１５９でそれぞれ比較
し、その比較結果をＯＲ回路１６０で論理和演算し、両
検出器１５１，１５３の検出したパターン間に差が生じ
ている場合は、欠陥信号を出力する。位置ずれ補正回路
１５８は、例えば、メモリ１５６．排他的論理和回路１
６２．カウフタ１６３．最小値検出回路１６４．セレク
タ１５７から構成され、メモリ１５６上で少しずつ互い
に位置をずらせた両パターンを排他的論理和回路１６２
で比較し−１その比較出力をカウンタ１６３で計数し、
この計数結果が最小となる位置ずれ量を最小値検出回路
１６４で求めて、セレクタ１５７でメモリ１５６上より
互いに位置ずれ量最小の両パターンを比較器１５９に転
送している。ここで、比較器１５９は、図に示す様な種
々のオペレータをそれぞれのパターンに作用させ、オペ
レータと同一形状を有するパターンが両者に存在する場
合、欠陥無しとして出力を“Ｏ”とし、逆に、いずれか
のパターンのみにオペレータと同一形状が存在する場合
は欠陥有りとして出力を“１″とする。

この従来の比較器１５９は、雑誌「日経エレクトロニク
スＪ　１９８５年１月１４日号２５９頁〜２７４頁の「
規模や使い勝手に動きが出てきたユーザ・プログラム可
能な論理ＩＣ，ｌ］に記載されている様な、プログラマ
ブル・ロジック・アレイ（Ｐ　ｒｏｇｒａｍｍａｂｌｅ
ｌｏｇｉｃ　ａｒｒａｙ、以下ＰＬＡと言う）を使用し
ている。ＰＬＡの構成を第１２図（ａ）に示す。第１２
図（ａ）において、ＡＮＤアレイの各交点（×印）には
切断可能なヒユーズが配置されており、任意のヒユーズ
を切断しておくことで、所定の論理演算がなされる様に
しである。第１２図（ｂ）に、ＡＮＤゲートとＯＲゲー
トの論理を示す。例えば、このｐＬＡに入力信号ａ、ｂ
、ｃ、ｄがあったとき、一番上の積項線上に信号ａと信
号すが現れる様に当該積項線上の他の交点のヒユーズを
切断し、２番目の積項線上に信号Ｃと信号ｄが現れる様
に当該積項線上の他の交点のヒユーズを切断し、３番目
の積項線上に信号量と信号τが現れる様に当該積項線上
の他の交点のヒユーズを切断しておくと、出力０１には
、ａＸｂ＋ｃＸｄ＋ａＸｃ（１’）論理演算結果が現れ
る。この様なＰＬＡを使用して第１１図に示す比較器１
５９を構成する場合、従来は、９種類の各オペレータに
それぞれ対応する９種類のＰＬＡを、ヒユーズを切断す
ることで作成している。

第１３図は、従来の画像処理回路の構成図である。

この画像処理回路は、第１１図の位置ずれ補正回路１５
ｇに適用することも可能な回路でもある。画像信号がシ
フトレジスタ列８１に入力され、続いて画像切出回路８
２に入力される。画像切出回路８２で切り出された指定
領域の画□素データは、加算回路８３に送られ、加算結
果として出力される。この従来の画像処理回路では、第
１１図の位置・ずれ補正回路１５８でも同様であるが、
指定領域全域の画素データを切り出して信号処理をして
いる。

［発明が解決・しようとする課題］ 上記従来技術に係るＰＬＡを使用する技術にあっては、
１つのＰＬＡに対してその論理をプログラムすると、そ
の論理を変更する場合には、ＰＬＡを搭載したＬＳＩチ
ップ自体を交換し、新たに論理の設定をしなければなら
ない。従って、例え−ば第１１図の例で説明すると、比
較器１５９のオペレータを図示の９種類以外のものに変
更する場合には、別のＰＬＡを用意し、このＩＰ、　Ｌ
　Ａに新しい論理を設定しなければならず、このときＰ
　Ｌ　Ａ交換の為にパターン検査装置の電源をＯＦＦに
しその機能を一旦停止させなければならないという問題
がある。また、論理毎に別のＰＬＡを用意しなければな
らないので、部品点数が増大し、ハード規模が大きくな
るという問題もある。

上記従来の画像処理回路の様に指定領域全域の画素デー
タを処理する回路は、指定領域を大きくとった場合に、
その信号の為に時１間がかかる一方、それだけ大規模な
演算を行なう必要上大規模な演算装置が必要になり、更
に配線規模も増大し、ハード量が大きくなるという問題
がある。

近年の信号処理回路は、処理をするデータ信号量が増大
する傾向にあるが、これに伴ってハード規模を増大する
と、コストが嵩み更に装置が大型化してしまう−という
不都合がある。

本発明の課題は、処理対象とする信号量の増大に比ベハ
ード量をそれほど大きくする必要のない信号処理回路を
提・供すること、にある。

［課題を解決するための手段］ 上記課題・を達成するため、請求項１記載の発明では、
内部に設定した論理を消去して新たな論理を再設定可能
な論理演算素、子と、該論理演算素子に設定する論理を
格納しておく記憶手段とで信号処理回路を構成し、制御
信号により、前記記憶手段に格納されている論理に従っ
て前記論理演算素子の内部論理を設定するようにする。

また、上記課題を達成するため、請求項２記載の発明で
は、ｎ行ｍ列で構成される切出回路の名要素に・対して
処理する信号処理回路において、対象となる要素の各行
の先頭要素と末尾要素から切出回路へのデータの入出力
量を求め、該入出力量から処理結果を求めるようにする
。

［作用コ 請求項１記載の発明では、１つの論理演算素子に対し記
憶手段に複数の論理を格納しておき、必要に応じて該論
理演算素子に設定されている論理を電気的あるいは紫外
線照射等によって消去し、新たに設定する論理を記憶手
段から読み出してこの論理演算素子に書き込む。これに
より、論理毎に論理演算素子を用意する必要が無くなり
、ハード量が小さくなる。また、論理変更毎に電源をＯ
Ｆ’ＦにしたりＬ　Ｓ　’Ｉチップを交換する必要がな
くなる。

また、請求項２記載の発明では、先頭要素と末尾要素を
使用して信号処理をし″、先頭要素と末尾要素との間の
中間要素に対しては個々に処理しないので、この中間要
素の信号処理の為のハードが不要となり、ハード規模が
小さくなる。

［実施例］ 以下、本発明の実施例を第１図〜第１０図を参照して説
明する。第１図〜第５図は請求項１記載の発明に係るも
のであり、第６図〜第１０図は請求項２記載の発明に係
るものである。

第１図は、請求項１記載の発明の第１実施例に係る信号
処理回路の構成図である。信号処理回路１０１は、入力
信号が順に入力される複数の縦列接続された遅延回路１
０３と、各遅延回路１０３により順次遅延された入力信
号が入力端子１１１．１１２．・・１１３に入力される
論理演算素子１０２と、記憶装置１０４及び１０５と、
論理演算素子１０２と面記憶装置１０４゜１０５の接続
を切り換えるスイッチ１１２と、論理演算素子１０２に
制御信号を送出すると共に前記スインチ１１２に切替信
号を送出する制御回路１０６から成る。

各記憶装置１０４．１０５には、論理演算素子１０２の
内部論理データが格納してあり、スイッチ１１２により
選択された記憶装置の論理データが制御回路１０６の制
御信号に同期して読み出され、該論理に従って論理演算
素子１０２の内部論理が設定される。

第２図は論理演算素子の概略構成図である。論理演算素
子１０２は、図示の例では、８行８列に並べられた６４
個の論理ブロック１３０と、その外周囲に並べられた多
数の入出カブロック１３１から成る。

各論理ブロック１３０は、後述する様に、所望のプログ
ラムで内部論理を設定できる様になっている。

入出カブロック１３１は、汎用の入出力端子に対応する
ものである。これらの論理ブロック１３０．入出カブロ
ック１３１間の縦横に走る空間には１図示しない配線パ
ターンが形成されており、該配線パター１ンの各交点に
は、トランジスタスイッチ（図示せず）が形成されてお
り、そのＯＮ／Ｃ）ＦＦにより、所望のブロック１３０
．１３１を接続するようになっている。つまり、前記記
憶装置１０４．１０５に格納されている内部論理データ
に従って所望のトランジスタスイッチをＯＮすることで
、第２図に符号１３２で示す内部配線が接続され、論理
演算素子１０２全体の論理を設定可能となる。

第３図は、論理ブロックの内部構成図である。

論理ブロック１３０は、組み合わせ論理部１３５と、ラ
ッチ１３６と、その他の論理回路１３７から成る。組み
合わせ論理部１３５は、第４図にその詳細を示す様に、
ＡＮＤアレイを備え、入力信号Ａ、、Ｂ、Ｃ。

Ｄ及びその反転信号Ａ、Ｂ、、Ｃ，Ｄと積項線との各交
点に形成された図示しないトランジスタスイッチの○Ｎ
１０Ｆ、Ｆを、記憶装置１０４．１０５に格納されてい
る論理データに従って設定することで、各ＡＮＤゲート
１３８の出力の論理和をとるＯＲゲート１３９から、所
望の論理データＦ、Ｇを出力する様になっている。

今仮に、論理演算素子１０２への一連の入力信号をＰＩ
、Ｐ２．Ｐ３とし、論理演算素子１０２からの出力をＱ
２とする。また、記憶装置１０５には平均値演算の論理
式Ｑ２−（Ｐ１＋Ｐ２＋Ｐ３）／３の論理デ−タが格納
され、記憶装置１０５にはラプラシアンの論理式Ｑ２＝
−Ｐｌ十Ｐ３の論理データが格納されているとする。論
理演算素子１０２に平均値演算を行なわせる場合には、
制御回路１０６は制御信号を論理演算素子１０２に出力
すると共にスイッチ１１２を記憶装置１０５に切り換え
る。これにより、記憶装置１０５の論理データが前記制
御信号に同期して論理演算素子１０２に読み込まれ、論
理演算素子１０２の前述したトランジスタスイッチのう
ち平均値演算の論理データに従ったものがＯＮ状態とな
る。

そして、論理演算素子１０２は、入力端子１１１から信
号Ｐ１．Ｐ２．Ｐ３が入力すると、Ｑ２＝　（Ｐ１＋Ｐ
２十Ｐ３）／３の論理演算結果を出力する。引き続き論
理演算素子１０２にラプラシアン演算を行なわせる場合
には、制御回路１０６は制御信号を論理演算素子１０２
に出力すると共にスイッチ１１２を記憶装置１０５に切
り換える。これにより、記憶装置１０５の論理データが
前記制御信号に同期して論理演算素子１０２に読み込ま
れる。論理演算素子１０２の前記トランジスタスイッチ
の以前の設定は消去されラプラシアン演算の論理データ
に従ったものがＯＮ状態となる。論理演算素子１０２は
、入力端子１１１から信号ＰＩ、Ｐ２．Ｐ３が入力する
と、Ｑ２＝−Ｐ１＋Ｐ３の論理演算結果を出力する。こ
のように、信号処理にリアルタイムに行なえる。

尚、上述した例は、１次元の３要素ＰＩ、　Ｐ２゜Ｐ３
に関する演算であるが、更に多くの要素に対して論理演
算させることができることはいうまでもない。また、２
次元以上の要素に対する演算も同様であり、この場合に
は入力端子１１２．１１３に入力してくる入力信号も使
用すればよい。また、遅延回路１０３を論理演算素子１
０２に一体に組み込んで使用してもよいことは勿論であ
る。

第５図は、第２実施例に係る信号処理回路の構成図であ
る。第２実施例では、設定データを格納する記憶装置１
１６が、スイッチ１１５により、外部設定装置１１７に
接続換えできる構成になっている。

本実施例では、スイッチ１１５を、制御回路１０６の指
示により論理演算素子１０２から外部設定装置１１７に
切り換えて、記憶装置１１６を外部設定装置１１７に接
続し、外部設定装置制御信号により同期をとりながら信
号処理回路１０１の外部から任意の設定データを記憶装
置１１６に入力できる。従って、論理演算素子１０２の
論理を外部から設定できるという効果がある。

記憶装置１１６として、ピン配置が同一で差し替え可能
な続出専用メモリと読み書き可能なメモリを使用できる
様にしておくと、次の様な効果がある。信号処理回路１
（Ｈの作成時や調整時には、読出専用メモリを記憶装置
１１６として用いれば、信号処理回路１０１は外部設定
装置１１７を無視でき、調整作業は処理回路１０１内の
動作調整だけで済み、調整終了後に記憶装置１１６とし
て読み書き可能メモリに差し替えればよく、調整作業が
単純化される。そして、外部設定装置１１７の調整は外
部設定装置１１７と記憶装置１１６間だけで行なえば良
くなる。

このように、基本的に新たに追加されたものだけ調整す
ればよいので、デバッグ作業が単純で効率的になる。

前述した第１実施例または第２実施例に係る信号処理回
路１０１を、第１１図に示すパターン検査装置の比較器
１５９に使用する場合には、第１１図の場合には、９個
の信号処理回路１０１つまり信号処理回路１０１を搭載
した９枚の同一仕様の基板を用意し、各信号処理回路１
０１の論理演算素子１０２の内部論理を夫々のオペレー
タに対応する様にプログラムするだけでよくなる。そし
て、オペレータを変更する場合、信号処理回路つまり基
板を差し替える必要はなく、記憶装置に格納しておいた
変更用の論理データを読み出して以前の論理データに置
き替えれば良い。このように、論理データの個々に対応
する専用の信号処理回路を設ける必要がないので、ハー
ド量が少なくて済み、コストが低廉となる。

第６図は、請求項２記載の発明の第１実施例に係る信号
処理回路の構成図である。先ず、本実施例の構成原理を
第７図を参照して説明する。請求項２記載の信号処理回
路では、第７図に示す例によれば、切出回路の直列に設
けられた５要素１゜２．３，４．５のうち両端の要素１
，５に着目する。中間の要素３に対して±２要素つまり
要素１〜要素５までの総和を求める場合には、次の様に
する。入力信号は、１画素信号毎に順次要素１〜要素５
へ送られてくる。差分器６の非反転入力端子には要素１
のデータを入力させ、差分器７の反転入力端子には要素
５のデータを入力する。つまり、差分器６は、新たに流
入してくるデータ（要素１のデータ）と流出していくデ
ータ（要素５のデータ）の差を計算する。この要素１〜
５で構成される切出回路では、中間の要素２，３．４の
データは、前サイクルにおいて夫々要素１，２．３に存
在していたものである。従って、１サイクル前後におけ
る要素１〜５の総和の変化に関与するものは、流入、流
出に係る両端の要素１，５のデータに依存する。」サイ
クル前の５要素の総和はラッチ８に記憶されているので
、このラッチ８の内容と差分器６の出力とを加算器７で
加算することで、現サイクルの総和が求まりこれを新た
にラッチ８に格納すると共に出方信号とする。このよう
に、切出回路内の必要な要素列の両端からのみデータを
取り出せばよいので、中間要素からデータを取り出す配
線が不要となり、ハード量が減少する。

第６図の信号処理回路は、５行ｍ列の切出回路１１を備
える。入力信号は、直列接続されたｍ個のシフトレジス
タ列１０に順次入力する。各シフトレジスタ列１０から
出力された信号は、夫々第７図で説明した様に各行が５
要素で構成されたｍ列の切出回路１１に入力される。切
出回路１１の各行の両端要素は列対応に設けた２人カイ
クスクルーシブノアゲート１２に入力され、ゲート１２
対応に設けたアップ／ダウンカウンタ１３は、ゲート１
２の出力に接続され、カウンタ１３の出力は加算回路１
４に入力され、加算回路１４から総和信号が出力される
。各カウンタ１３には、切出回路１１の対応する行のデ
ータ流入端要素のデータがアップ／ダウン信号として与
えられる。ゲート１２がらは、２つの入力データが共に
Ｉｔ　Ｉ　ＩＩあるいは共にＬＬ　ＯＩＩのとき１１０
　ＩＩを出力し、２つの入力データが異なるときＮ　Ｉ
　ＩＩを出力する。従って、前記流入端要素内データが
ｔＬ　１７１のとき、カウンタ１３の内容にゲート１２
の出力が加算され、流入端要素内データがＩＩ　ＯＩＩ
のときカウンタ１３の内容からゲート１２の出力が減算
される。つまり、本実施例では、扱う信号が２値信号で
あるので、ゲー１−１２が第７図の差分器６に対応し、
カウンタ１３が第７図の加算器７とラッチ８を合わせた
動作を行なう。本実施例で扱う入力信号の一例として第
８図（ａ）のような２次元画像を扱う場合を考える。第
８図（ｂ）に走査α、βを示す。各走査量のブランキン
グ信号４２に対応して図のようなリセット信号を第６図
のリセット端子に入力し、カウンタ１３の内容をリセッ
トする。本実施例によれば、対象とする要素の列の数（
第６図の場合″５”）の大小に関わりなく、切出回路１
１からのデータの引き出し用配線は、各行毎に２ケずつ
設ければ良く、回路規模を減少できる。

第９図は、第２実施例に係る信号処理回路の切出回路以
後の構成図である。この第２実施例では、切出回路１１
の各列の先頭要素（流出要素）１１ａと末尾要素（流入
要素）１１ｂのデータは、夫々行対応に設けた２人カイ
クスクルーシブ○Ｒゲート１８に入力される。ゲート１
８の出力は、再び先頭要素］、］ａあるいは末尾要素１
１ｂとＡＮＤゲート１９．２０において論理積がとられ
、各列毎に加算信号（ＡＮＤゲート１９出力Ａ）と減算
信号（ＡＮＤゲート２０出力Ｓ）が生成される。各加算
信号Ａはルックアップテーブル（ＬＵＴ）２］に入力さ
れ、ＬＵＴ２１の入力に１対１に対応した全加算値がＬ
ＵＴ２１から出力される。同様に、各減算信号ＳはＬＵ
Ｔ２２に入力され、全減算値がＬＵＴ２２から出力され
る。

減算器２３は、ＬＵＴ２１からの全加算値とＬＵＴ２２
からの全減算値との差を演算し、全増減量を算出する。

求まった全増減量は、加算器２４にて、１クロック遅延
回路２５を通した加算器２４の出力と加算され、その加
算値が出力信号となる。この出力信号は、第１実施例と
同様に、ｎＸｍ要素に対応した総和量を示す。本実施例
は、第１実施例の加算回路１４の代わりにＬＵＴ２１．
２２を用いたので、更にハード量が減少する。

以上の実施例では、２値データの処理について説明した
が、本発明はこれに限定されるものではなく、多値デー
タの処理も同様の構成で可能であることはいうまでもな
い。また、切出回路の各行の先頭、末尾要素の位置（各
行の要素数）を変更することで、任意の形状のデータを
切り出すことができる。また、上記各実施例によれば、
切出回路に用いる素子として、両端の要素データのみ取
り出せればよいので、従来の様にラッチ回路等を用いる
必要がなくなり、シフトレジスタで構成できる。従って
、集積度が高いＬＳＩの使用が可能となる。

第１０図は、上述した信号処理回路の応用例を説明する
構成図である。第６図または第９図で説明した信号処理
回路２６の出力信号と、設定値信号とを、比較器２７で
比較し、その比較結果を求める。

このとき、設定値信号として、切出回路の対象要素の総
和の１７２の値を使用すれば、第１０図は多数決回路と
なる。

［発明の効果コ 請求項１，２記載の発明によれば、ハード量を増やすこ
となく処理信号数を多くすることができるという効果が
ある。また、請求項１記載の発明はこの他に、論理デー
タの変更をするとき装置全体の電源を遮断する必要が無
くなるという効果もある。

【図面の簡単な説明】

第１図〜第５図は請求項１記載の発明に係る図で、第１
図は第１実施例に係る信号処理回路の構成図、第２図は
第１図に示す論理演算素子の概略構成図、第３図は第２
図に示す論理ブロックの詳細構成図、第４図は第３図に
示す組み合わせ論理部の詳細構成図、第５図は第２実施
例に係る信号処理回路の構成図、第６図〜第１０図は請
求項２記載の発明に係る図で、第６図は第１実施例に係
る信号処理回路の構成図、第７図は第１実施例の原理構
成図、第８図（ａ）、　（ｂ）は画像処理信号の説明図
、第９図は第２実施例に係る信号処理回路の切出回路以
後の構成図、第１０図は応用回路である多数決回路の構
成図、第１１図は請求項１及び２記載の発明を適用する
画像処理回路の一例であるパタ一ン検査装置の構成図、
第１２図（ａ）は従来の論理演算素子の構成図、同図（
ｂ）は論理ゲートの説明図、第１３図は請求項２記載の
発明に対応する従来の信号処理回路の構成図である。 １〜５・・要素、６・・・差分器、７，２４・・・加算
器、８・・・ラッチ、レジスタ列、１１・・・切出回路
、ｌｌａ・・・先頭要素、ｌｌｂ・・・末尾要素、１２
・・・イクスクルーシブノアゲート、１３・・・アップ
／ダウンカウンタ、１４・・・加算回路、１８・・・イ
クスクルーシブオアゲート、１．９．２０・・・アンド
ゲート、２１．’２２・・・ルックアップテーブル、２
３・・・減算器、２５．　’１０３・・・遅延回路、２
６゜１０１・・・信号処理回路、２７．　ｘｓ６・・・
比較器、１０２・・・論理演算素子、１０４．１０５．
１１６・・・記憶装置、１０６・・制御回路、１１２．
１１５・・・スイッチ、１１７・・・外部設定装置、１
３０・・・論理ブロック、１３２・・・内部接続配線、
１３５・・・組み合わせ論理部、１５１．１５３・・・
画像検出器、１５８・・位置ずれ補正回路。 代理人　弁理士　　秋　本　正　実 第 図 第 図 ］３７

Claims (1)

1. 【特許請求の範囲】 １、内部に設定した論理を消去して新たな論理を再設定
   可能な論理演算素子と、該論理演算素子に設定する論理
   を格納しておく記憶手段とで信号処理回路を構成し、制
   御信号により、前記記憶手段に格納されている論理に従
   って前記論理演算素子の内部論理を設定するようにした
   ことを特徴とする信号処理回路。 ２、ｎ行ｍ列で構成される切出回路の名要素に対して処
   理する信号処理回路において、対象となる要素の各行の
   先頭要素と末尾要素から切出回路へのデータの入出力量
   を求め、該入出力量から処理結果を求めるようにしたこ
   とを特徴とする信号処理回路。 ３、請求項２において、切出回路の対象要素数の全総和
   の１／２を設定値とし、切出回路の対象要素内の２値デ
   ータの総和を求め、該総和と前記設定値とを比較して対
   象要素内の２値データの多数決を求める多数決回路を含
   むことを特徴とする信号処理回路。