JPS62107524A - Ｄ／ａコンバ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジクルオーディオ信号をアナログオー
ディオ信号に変換する場合に用いて好適な積分型Ｄ／Ａ
コンバータに関する。

〔発明の概要〕

この発明は、ディジタルオーディオ信号をアナログオー
ディオ信号に変換する場合に用いて好適な積分型Ｄ／Ａ
コンバータにおいて、入力ディジタルデータの最下位ビ
ットのデータに応して積分器の電流源を制御する電流ス
イッチの制御信号のタイミングを２周期相違させること
により、所望の変換精度に対して必要とされるハードウ
ェアより１ビツト少ないハードウェアで所望の変換精度
を得られるようにし、高速動作が可能で精度が高い変換
を行えるようにしたものである。

〔従来の技術〕

第６図は従来の積分型Ｄ／Ａコンバータの一例を示すも
のである。第６図において５１が演算増幅器を示し、演
算増幅器５１の出力端子とその反転入力端子との間にコ
ンデンサ５２が接続され積分器が構成されると共に、演
算増幅器５】の出力端子とその反転入力端子との間にス
イッチ回路５３が接続される。演算増幅器５１の出力端
子から出力端子５４が導出される。演算増幅器５１の非
反転入力端子が接地される。演算増幅器５１の反転入刃
端子がスイッチ回路５５を介して電流源５６の一端に接
続される。電流源５６の他端が接地される。

端子５７にタイミング制御信号が供給される。

このタイミング制御信号がスイッチ回路５３に供給され
ると共に、カウンター５８に供給される。

カウンター５８には、クロック入力端子５９からカウン
トクロックが供給される。

第７図において、端子５７に供給されるタイミング制御
回路により、時刻ｔ。ｏ””’ｔｏ＋の間スイッチ回路
５３がオンされると、コンデンサ５２に蓄えられていた
電荷が放電される。これにより、演算増幅器５１の出力
が第７図に示すように所定レベルＶｒまで下降する。そ
して、この間に、カウンター５８にディジタルデータが
プリセットされる。

時刻ｔｏ＋でスイッチ回路５３がオフされ、スイッチ回
路５５がオンされると共に、クロック入力端子５９に供
給されるクロックをカウンター５８がカウントする。ス
イッチ回路５５がオンされることにより、電流源５６に
よる積分が開始され、演算増幅器５１の出力が第７Ｍに
示すように上昇していく。

時刻ｔｏｚでカウンター５８からキャリーが出力される
と、スイッチ回路５５がオフされ、積分動作が停止され
る。したがって、カウンター５８にプリセットされたデ
ィジタルデータに対応した時間だけ電流源５６による積
分が行われる。これにより、出力端子５４からカウンタ
ー５８にプリセットされた入力ディジタルデータに対応
したアナログイ直を得ることができる。

ところで、上述の従来の積分型Ｄ／Ａコンバータでは、
ティジタルオーディオ信号のＤ／Ａ変換を行う場合、カ
ウンター５８に供給するクロックの周波数を高い周波数
に設定する必要が生しる。

例えば、入力データがサンプリング周波数４４．ＩＫｆ
ｉｚで１４ビツトのデータであるとすると、変換時間は
、 （１／　４４．１ＫＨｚ）　ｘ　’Ａ＝　１１．３　μ
Ｓとなる。この変換時間内に１４ビ・ノドのカウンター
５８を満杯までカウント動作できるようにするためには
、カウンター５８に供給するカウントクロックの周波数
を数Ｇ　ｆｌｙ、に設定する必要がある。

このように高い周波数のカウントクロックでカウンター
５８を動作させることは困難である。そこで、例えば特
開昭５７−９９８２１号公報、特開昭５８−６０８２３
号公報に示されるように、入力ディジタルデータを上位
ビットと下位ビットに分割して上位ビットカウンター及
び下位ビットカウンターに夫々プリセントし、ビット数
に応じて重み付けされた２つの電流源により上位ビット
カウンター及び下位ビットカウンターにプリセットされ
た上位ビットデータ及び下位ビットデータに応じて積分
を行うことにより、カウントクロックの周波数を低くで
きるようにしたＤ／Ａコンバータが提案されている。

第８図はこの種のＤ／Ａコンバータの一例を示すもので
ある。第８図において１０１が演算増幅器を示し、演算
増幅器１０１の出力端子とその反転入力端子との間にコ
ンデンサ１０２が接続され積分器が構成されると共に、
演算増幅器１０１の出力端子とその反転入力端子との間
にスイッチ回路１０３が接続される。演算増幅器１０１
の出力端子から出力端子１０４が導出される。演算増幅
器１０１の非反転入力端子が接地される。演算増幅器１
０１の反転入力端子がスイ・ノチ回路１０５を介して電
流値がＩ、。なる電流源１０６に接続されると共に、ス
イッチ回路１０７を介して電流値が１１゜なる電流源１
０８に接続される。電流源１０６及び１０８の他端が接
地される。

スイッチ回路１０３は、タイミング制御回路１１０から
供給されるディスチャージクロ・ツクによりオン／オフ
制御される。スイ・ソチ回路１０３がオンされると、コ
ンデンサ１０２に蓄えられていた電荷が放電され、演算
増幅器１０１の出力が所定レベルまで下降する。この間
に、入力ディジタルデータが上位ビットと下位ビ・ント
に分割され、上位ビットのデータが上位ビ・ントカウン
ター１１１にプリセントされ、下位ビ・ノドのデータが
下位ビットカウンター１１２にプリセ・ントされる。

スイッチ回路１０３がオフされると、スイッチ回路１０
５及び１０７がオンされ、電流源１０６及び１０８によ
る積分動作が開始される。入力ディジタルデータが例え
ば１４ビツトで、上位８ビツト下位６ビツトに分割され
た場合、電流源１０６と電流源１０８との電流値の比Ｉ
１０／ｉＩｏは、夏、。／＋１゜−２″′−６４ となるように設定されている。

上位ビットカウンター１１１及び下位ビットカウンター
１１２からキャリーが出力されると、スイッチ回路１０
５及び１０７が夫々オフされる。

したがって、上位ビットカウンター１１１のカウント時
間だけスイッチ回路１０５がオンされ、１１ｏなる電流
源により積分が行われ、下位ビットカウンター１１２の
カウント時間だけスイッチ回路１０７がオンされ、ｉ＋
ｏなる電流源により積分が行われる。

演算増幅器１０１から得られる積分出力ＶＩＯは、コン
デンサ１０２の静電容量をＣ，８ビア）の上位ビットカ
ウンター１１１のカウント時間をＴ、３６ビツトの下位
ビットカウンター１１２のカウント時間をＴ２とすると
、 Ｖ＋ｏ＝（１／Ｃ）Ｉ　＋ｏＴ＋　　＋（１／Ｃ）ｉ　
＋ｏＴｚとなる。電流源１０６と電流源１０８との電流
値の比は、 １＋ｏ／ｉ＋ｏ＝２６＝６４ に設定されているので、この積分出力ＶＨから入力ディ
ジタルデータに対応したアナログ値が得られる。

そして、カウント周期をτ１ｏとすると、上位ビットカ
ウンター１１１及び下位ビットカウンター１１２が満杯
まで数えられるた時のアナログ値Ｖ目は、上位ビットカ
ウンター１１１が８ビツト。

下位ビットカウンター１１２が６ビノトであるから、 Ｖｚ＝　（１／Ｃ）１＋ｏτｔｏ（２８１）＋（１／Ｃ
）ｉ＋ｏτ１．（２６−１） −ｊ＋ｏτ＋ｏ／Ｃ（２”　　１） となり、Ｉ　ＬＳＢ電圧値をｉ。τ。／Ｃとして２′４
ステツプの分解能を持つＤ／Ａ変換が可能となる。

〔発明が解決しようとする問題点〕

上述の第８図に示す従来の積分型Ｄ／Ａコンバータを用
いて、例えばサンプリング周波数４４゜ＩＫＨｚ、量子
化ピッ１〜数１４ビツトのディジタルオー　　′ディオ
信号のＤ／Ａ変換を行うとする。この時の変換時間は、
前述したように、 （１／　４４．１ＫＨｚ）　Ｘ　（％）　＝　１１．３
μｓとなる。上位ビットカウンター１１１のビット数を
８ビツト、下位ビットカウンター１１２のビット数を６
ビツトとすると、満杯まで数えたときの上位ビットカウ
ンター１１１のカウント数が（２”−１）、下位ビット
カウンター１１１のカウント数が（２６−１）となる。

上位ピントカウンター１１１及び下位ビットカウンター
１１２のカウントクロックは、上述の変換時間内にその
カウント数（２ｅ−１）及び（２ｂ−１）だケカウント
できるように設定する必要がある。即ちこの場合、変換
時間１１．３μｓの間にカウント数の大きい上位ビット
カウンター１１１のカウント数（２８−１）だけカウン
トできるようにカウントクロックの周波数を設定する必
要がある。したがって、カウントクロックの周波数を２
２．５７９２　ＭＨｚ以上に設定する必要があり、カウ
ントクロックの周波数が高くなる問題がある。

また、上述の従来のＤ／Ａコンバータでは、積分器の電
流源１０６及び１０８の電流値の比を（２’＝６４）に
設定する必要がある。電流値の比が大きいと、高い精度
の電流比の電流源を実現することが謎しくなる。

入力ディジタルデータを上位７ビソト、下位７ビソトに
分割するようにすれば、カウントクロックの周波数を１
１．２８９６　ＭＨｚ以上に設定すれば良くなり、カウ
ントクロックの周波数を下げることができる。しかしな
がら、このような構成とした場合には、積分器の２つの
電流源の電流値の比を（２７＝１２８）に設定する必要
が生しる。このように電流値の比が太き（なると、高い
精度を得ることができなくなってしまう。

したがって、この発明の目的は、カウントクロックの周
波数を低く設定できるＤ／Ａコンバータを提供すること
にある。

この発明の他の目的は、積分器の電流源の電流値の比を
小さく設定でき、高い精度が得られるＤ／Ａコンバータ
を櫂供することにある。

この発明の更に他の目的は、Ｃ−ＭＯ３構成により実現
可能で消費電力が低減されたＤ／Ａコンバータを１１供
することにある。

Ｃ問題点を解決するための手段〕 この発明は、積分型Ｄ／Ａコンバータにおいて、積分器
１，２の電流源８を制御する電流スイッチ７に対して互
いにカウントクロックの２周期タイミングの相違する２
つの制御信号を形成し、入力ディジタルデータの最下位
ビットのデータに応じて２つの制御信号の一方を選択し
、この選択された制御信号のタイミングで電流スインチ
アをオフするようにしたことを特徴とするＤ／Ａコンバ
ータである。

〔作用〕

入力ディジタルデータは、上位ビットと下位ピントに分
割されて上位ビットカウンター１１及び下位ビットカウ
ンター１２にプリセットされる。

下位ビットカウンター１２は、入力データより１ビツト
少ないカウンターとされている。上位ビットカウンター
１１のカウント時間に対応してスイッチ回路５が制御さ
れ、電流源６による積分が行われる。下位ビットカウン
ター１２のカウント時間に月応してスイッチ回路７が制
御され、電流源８による積分が行われる。この時、Ｌ　
Ｓ　Ｂデータに応じてスイッチ回路７がオフするタイミ
ングが２力ウント周期分相違するように制御される。こ
れによりＬＳＢ相等の分解能が得られる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。

第１図においてｌが演算増幅器である。演算項幅Ｈ１の
出力端子とその反転入力端子との間にコンデンサ２が接
続され積分器が構成されると共に、演算増幅器１の出力
端子とその反転入力端子との間にスイッチ回路３が接続
される。演算増幅器１の出力端子から出力端子４が導出
される。演算増幅器１の非反転入力端子が接地される。

演算増幅器１の反転入力端子がスイッチ回路５を介して
電流源６に接続されると共に、スイッチ回路７を介して
電流源８に接続される。電流源６及び電流源８の他端が
接地される。電流源５の電流値■。と電流源８の電流値
ｉ。との比は、 Ｔｏ／ｌｏ　＝２Ｓ＝３２ となるように設定されている。

スイッチ回路３は、タイミング制御回路１０から供給さ
れるディスチャージクロックＰｄによりオン／オフ制御
される。このディスチャージクロックＰｄは、第２図Ｂ
に示すように、ワードクロック（第２図Ａ）に同期して
出力される。スイッチ回路３がオンされると、コンデン
サ２に蓄えられていた電荷がスイッチ回路３を通じて放
電される。そしてこの間に１４ピントのディジタルデー
タが上位８ビツト下位６ビソトに分割され、上位８ビツ
トのデータが上位ビットカウンター１１にプリセットさ
れ、下位５ビツトのデータが破線で囲んで示す下位ビッ
トカウンター１２にプリセットされると共に、ＬＳＢデ
ータが端子１３に供給される。

上位ビットカウンター１１は、８ビツトのカウンター回
路により構成されている。上位８ビツトの入力データは
、この８ビ、トの力うンターにプリセットされる。ディ
スチャージクロックＰｄの立下がりで、タイミング制御
回路１０から上位ビットカウンター１１にカウントクロ
ックＣＫが供給され、カウント動作が開始されると共に
、スイッチ回路５に制御信号Ｐ、が供給され、スイッチ
回路５がオンされる。スイッチ回路５がオンされている
間、電流源６により積分が行われる。上位ビットカウン
ター１１が満杯まで力うントクロソクＣＫを数えると、
制御信号Ｐ、によりスイッチ回路５がオフされ、積分が
終了される。

下位ビ・２トカウンター１２は、トグル動作を行うＤク
リップフロップ２２〜２７からなる５ビツトのカウンタ
ーにより構成されている。下位６ビツトのデータの中で
、２３Ｂ〜６３Ｂのデータは、カウンター回路を構成す
るＤフリップフロ・ノブ２２〜２６に夫々セントされる
。ＬＳＢのデータは、端子１３に供給される。ディスチ
ャージクロックＰｄ（第２図Ｂ）の立下がる時刻ｃ＋＋
で、第２図Ｃに示すように、セント信号Ｐｓがタイミン
グ制御回路ＩＯから出力される。このセット信号Ｐｓが
ＮＯＲゲート１４及びＮＯＲゲート１５から構成される
ＲＳフリッププロップに供給される。このセント信号Ｐ
ｓの立上がりで第２図Ｅに示すように、ＮＯＲゲート１
４及び１５により構成されるＲＳフリップフロップがセ
ントされる。このＮＯＲゲート】４及び】５からなるＲ
Ｓフリップフロップの出力が制御信号Ｐ２としてスイッ
チ回路７に供給される。制御信号ｐ２（第２図Ｅ）がハ
イレベルになると、スイッチ回路７がオンされ、電流源
８による積分が開始される。

また、ＮＯＲゲート１４及び１５により構成されるＲＳ
フリップフロップがセットされると、タイミング制御回
路１０からＡＮＤＮＯゲートを介してＤフリップフロッ
プ２２〜２７からなるカウンター回路にカウントクロッ
クＣＫが供給される。

このカウントクロックＣＫにより、カウンター回路にプ
リセントされていた下位２３Ｂ〜６５Ｂのデータがアッ
プカウントされる。Ｄフリップフロップ２２〜２７から
なるカウンター回路が満杯までクロックＣＫを数えると
、キャリー検出用のＤフリップフロップ２７の出力がハ
イレベルになる。

Ｄフリップフロン１２２〜２６の出力及びキャリー検出
用のＤフリップフロップ２７の反転出力がＮＯＲケ−１
〜２８に供給され、ＮＯＲゲート２８の出力がハイレベ
ルになることで、Ｄフリップフロップ２２〜２６にプリ
セントされた２３Ｂ〜６３Ｂの下位ヒツトデータが満杯
まで計数されたことが検出される。

ＮＯＲゲート２８の出力がＤクリップフロップ２９に供
給される。Ｄフリップフロップ２９には、カウントクロ
ックＣＫが供給される。Ｄフリップフロップ２９の出力
がＤクリップフロップ３０に供給されると共に、スイッ
チ回路３１に供給される。Ｄフリップフロップ３０には
、インバータ３３を介して逆相のカウントクロックαが
供給される。Ｄフリップフロップ３０の出力がスイッチ
回路３２に供給される。

スイッチ回路３１には端子１３及びインバータ３４を介
してＬＳＢデータが供給され、スイッチ回路３１及び３
２が端子１３に供給されるＬＳＢのデータに応してＩ！
Ｉ　４ｆｌｌされる。ＬＳＢデータが０の場合には、ス
イッチ回路３１がオンされ、スイッチ回路３２がオフさ
れる。ＬＳＢデータが１の場合には、スイッチ回路３２
がオンされ、スイッチ回路３１がオフされる。

スイッチ回路３１がオンされると、Ｄフリップフロップ
２９の出力がリセット信号ＰｒとしてＮＯＲゲート１４
及び１５からなるＲＳフリップフロップに供給される。

スイ・７チ回路３２がオンされると、Ｄフリップフロッ
プ３０の出力がリセット信号ＰｒとしてＮＯＲゲート１
４及び１５からなるＲＳフリップフロップに供給される
。

Ｄフリップフロップ３０には逆相のカウントクロ、りが
供給されている。このため、スイッチ回路３１を介して
ＲＳフリップフロップに供給されるリセット信号Ｐｒが
、第３図Ｂに示すように、カウントクロックＣＫ（第３
図Ａ）の立上がりに同期して出力されるのに対して、ス
イッチ回路３２を介してＲＳフリップフロップに供給さ
れるリセ・ノド信号Ｐｒは、第３図Ｃに示すように、カ
ウントクロックＣＫの立下がりに同期して出力される。

第２図において時刻ｔ１２でリセット信号ＰｒがＮＯＲ
ゲート１４及び１５からなるＲＳフリップフロップに供
給され、ＲＳフリップフロップがリセットされると、第
２図已に示すように、制御信号Ｐ２がローレベルになる
。制御信号Ｐ２がローレベルになると、スイッチ回路７
がオフされ、電流源８による積分が終了される。

このようにして、上位ビットカウンター１１にプリセッ
トされた上４ｉ７８ビットのデータのカウント時間に対
応して１！流源６により■。なる電流により積分が行わ
れると共に、下位ビットカウンター１２にブリセントさ
れた下位２５Ｂ〜６３Ｂの５ビツトのデータのカウント
時間に対応して電流源８により１０なる電流により積分
が行われる。

電流源６と電流ｔＡ８の電流値の比は、１ｏ　／　ｉｏ
　＝２’　＝３２ となるように設定されているので、これにより、入力デ
ィジタルデータと対応したアナログ値が得られる。そし
て、電流源８の電流値を制御するスイッチ回路７をオフ
するタイミングは、ＬＳＢデータにより制御され、ＬＳ
Ｂデータが０の場合には、カウントクロックＣＫの立上
がりでスイッチ回路７がオフされ、ＬＳＢデータが１の
場合には、カウントクロックＣＫの立下がりでオフされ
る。

これにより、Ｉ　ＬＳＢに相等するアナログ値が得られ
、下位ビットカウンター１２が２ＳＢ〜６ＳＢの５ビツ
トのデータをカウントしているにもかかわらず、６ビツ
トのカウンターを用いてＬＳＢ〜６ＳＢの６ビツトのデ
ータをカウントした場合と等価なアナログ値を得ること
ができる。

つまり、積分型Ｄ／Ａコンバータでは、力うントクロッ
クＣＫの１クロック分がＩ　ＬＳＢのアナログ電圧骨に
対応する。例えば１３ビツトの場合のＩ　ＬＳＢのアナ
ログ電圧骨が第４同人に示すようにＶ＋（Ｖ＋　−４゜
τ。／Ｃτ。：カウント周期、Ｃ：積分コンデンサの静
電容量）であるとすると、カウントクロックＣＫの周波
数を２倍にし、１４ビツトとした場合のＩ　ＬＳＢのア
ナログ電圧骨は、第４図Ｂに示すように、’Ａ　Ｖ　＋
　となる。

１３ビツトのデータに対して、ＬＳＢのデータに応じて
カウントクロックＣＫの立上がり及び立下がりに同期さ
せて積分を終了させるようにすれば、第５図Ａに示すよ
うに、カウントクロックＣＫの立上がりに同期して積分
を終了させた場合と、第５図Ｂに示すように、カウント
クロックＣＫの立ち下がりに同期して積分を終了させた
場合とでは、レベル差が’Ａ　Ｖ　＋　となる。したが
って、ＬＳＢのデータに応して積分を終了するタイミン
グを２力ウントクロツク分相違させれば、カウントクロ
ックＣＫの周波数を２倍にしたのと等しいアナログ電圧
骨となる。

この一実施例では、電流ａ！８を制御するスイッチ回路
７のオフするタイミングがＬＳＢに応じて制御されてい
る。したがって、出力端子４から出力されるアナログ値
は、１４ビツトのディジタルデータに対応した分解能を
有している。

然も、下位ビットカウンター１２は、５ビツトのカウン
ター回路により構成されているため、カウントクロック
ＣＫの周波数は、２倍に上げる必要がないと共に、電流
源の比を Ｔｏ　／　ｉ−＝２’　＝３２ に設定できる。

なお、この発明は、入力データを上位ビット及び下位ビ
ットに分割せず、入力データのカウント数と対応した積
分を１つの電流源により行う構成のＤ／Ａコンバータに
も同様に適用できる。

〔発明の効果〕

この発明に依れば、入力ディジタルデータの所望の変換
精度に対して必要とされるハードウェアより１ビツト少
ないハードウェアで所望の変換精度と同等の変換精度を
得ることができるので、カウントクロックの周波数を低
くできると共に、積分器の電流源の電流値の比を小さく
設定できる。

つまり、サンプリング周波数４４．１　ＫＨｚ、量子化
ビット数１４ビツトのディジクルオーディオ信号のＤ／
Ａ変換を行う場合に必要とされるカウントクロックの周
波数と電流源の比は、従来のＤ／Ａコンバータを用いた
場合、以下のようになる。

これに対して、この発明に依れば、１４ビツトの変換と
同等の分解能の変換を１３ビツト分のハードウェアで実
現でき、カウントクロックの周波数及び電流源の比を以
下のように設定できる。

また、このようにカウント周波数を低くできるので、Ｃ
−ＭＯ３構成とすることができ、消費電力を低減するこ
とができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の接続図、第２図及び第３
図はこの発明の一実施例の動作説明に用いる波形図、第
４図及び第５図はこの発明の一実施例の説明に用いる波
形図、第６図は従来のＤ／Ａコンバータの一例の接続図
、第７図は従来のＤ／Ａコンバータの一例の説明に用い
る波形図、第８図は従来のＤ／Ａコンバータの他の例の
接続図である。 図面における主要な符号の説明 １：演算増幅器、　２：積分コンデンサ、４：出力端子
、　５，７：電流源のスイッチ回路、６．８：電流源、
　　１１：上位ビットカウンター、１２：下位ビットカ
ウンター、　　１３：ＬＳＢデータの入力端子。 代理人　　　弁理士　杉　浦　正　知 ＜−〇〇−！ と （、ｌｏ−ｃＬ ＜　　ω　　Ｑ 富先日計刀　　　　　　　　　　　　　　　　　　　　
　　　　　自１日月ｒＡ第４図Ａ　　　　第４図Ｂ 第５図Ａ　　　　　　第５図Ｂ 従来の９ムコンベータの一イタ１１ 第６図 ｔｏｏ　ｔｏｌ　　　　ｔ０２ ネＬ＊ｎ”ｉ入コンノぐ一夕の鋭”％ｒ　Ｉ’１第７図

Claims (1)

【特許請求の範囲】
1. 積分型Ｄ／Ａコンバータにおいて、積分器の電流源を制
   御する電流スイッチに対して互いにカウントクロックの
   １／２周期タイミングの相違する２つの制御信号を形成
   し、入力ディジタルデータの最下位ビットのデータに応
   じて上記２つの制御信号の一方を選択し、この選択され
   た制御信号のタイミングで上記電流スイッチをオフする
   ようにしたことを特徴とするＤ／Ａコンバータ。