JPS6271335A - Ａ／ｄ又はｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、積分形Ａ／Ｄ又はＤ／Ａ変換器に関するも
ので、特に、変換速度の高速化に係わる。

〔発明の概要〕

この発明は、前半の積分を急速に行い、後半の積分を緩
やかに行い、夫々の積分に対応して上位ビットカウンタ
ー及び下位ビットカウンターをカウントするようにした
縦続積分形のＡ／Ｄ又はＤ／Ａ変換器において、下位ビ
ットカウンターに供給するクロックを上位ビットカウン
ターに供給するクロックより高い周波数に設定すること
により、高速動作を可能とするようにしたものである。

〔従来の技術〕

入力アナログオーディオ信号をサンプリング周波数ｆｓ
でディジタル化する場合、サンプリング周波数ｆｓを中
心として発生する折り返しノイズを抑制するために、入
力アナログ信号の帯域をアナログのローパスフィルタを
用いて第６図Ａで斜線で示すように、周波数’Ａ　ｆ　
ｓの帯域内に制限する必要がある。高域まで良好な特性
を得るためには、このローパスフィルタの特性を第６図
Ｂに示すように急峻なものにする必要がある。しかしな
がら、アナログのローパスフィルタでこのような急峻な
特性のローパスフィルタを実現することは困難である。

そこで、例えばディジタルオーディオテープレコーダに
おいて、入力アナログオーディオ信号をディジタル化す
る場合、第６図Ｃで斜線で示すように、アナログのロー
パスフィルタを用いて周波数ｆｓの帯域内に制限し、サ
ンプリング周波数ｆＳの２倍の周波数２ｆｓでディジタ
ル化した後、周波数％ｆｓのディジタルフィルタを用い
て第６図りに示すように帯域制限することが考えられる
。

つまり、ディジタル化する周波数をサンプリング周波数
ｆｓより高い周波数２ｆｓでディジタル化するようにす
れば、サンプリングの定理から、周波数ｆｓの帯域まで
ディジタル化できる。周波数ｆｓでサンプリングを行う
場合に必要な帯域は周波数％ｆｓまでの帯域であるので
、第６図りに示すように、周波数’Ａｆｓのディジタル
ローパスフィルタとして急峻なものを用いれば、周波数
ｆＳのアナログのローパスフィルタとして急峻な特性の
ものを用いる必要がない。ディジタルフィルタは、アナ
ログのフィルタに比べて急峻な特性のものが実現可能で
ある。したがって、このように、周波数２ｆｓでディジ
タル化してディジタルフィルタを用いて帯域制限するよ
うにすれば、高域まで良好な特性がローコストで得られ
る。

ところで、このように入力アナログ信号をサンプリング
周波数ｆｓの２倍の周波数２ｆｓでディジタル化する場
合、Ａ／Ｄ変換器の変換速度を、周波数ｆｓでディジタ
ル化する場合に比べて２倍の速度に上げる必要がある。

第７図は従来の積分形Ａ／Ｄ変換器の一例を示すもので
ある。このＡ／Ｄ変換器は、前半の積分を急速に行い、
後半の積分を緩やかに行い、夫々の積分に対応させて上
位ビットカウンター及び下位ビットカウンターを動作さ
せるようにした縦続積分形のＡ／Ｄ変換器で、この種の
Ａ／Ｄ変換器又はＤ／Ａ変換器は、例えば特開昭５７−
９９８２１号公報、特開昭５８−６０８２３号公報、特
開昭５８−１００５３６号公報、特開昭５８−１６４３
１８号公報に開示されている。

第７図において５１が演算増幅器で、演算増幅器５１の
反転入力端子と出力端子との間にコンデンサ５２が接続
され、演算増幅器５１及びコンデンサ５２により積分器
が構成される。演算増幅器５１の出力端子が抵抗５４を
介して抵抗５５の一端に接続され、抵抗５５の他端が入
力端子５６に接続される。抵抗５４と抵抗５５の接続点
がスイッチ回路５３を介して演算増幅器５１の反転入力
端子に接続される。

演算増幅器５１の非反転入力端子が接地される。

演算増幅器５１の反転入力端子がスイッチ回路５７及び
５８を夫々介して電流値がＩｏなる電流源９及び電流値
がｉ。なる電流源１０の一端に接続される。電流源９及
びＩＯの他端が接地される。

スイッチ回路５３には、制御回路６４からサンプリング
パルスＰｓが供給される。このサンプリングパルスＰｓ
によりスイッチ回路５３がオンされると、入力端子５６
に供給される入力アナログオーディオ信号がサンプルホ
ールドされ、入力電圧Ｖｉｎがコンデンサ５２に充電さ
れる。スイッチ回路５３がオフされると、電流源５９及
び電流源６０によりコンデンサ５２に蓄えられていた電
荷が放電される。スイッチ回路５７及び５８は、制御回
路６４により制御され、コンデンサ５２に蓄えられてい
た電荷は、最初に電流値Ｉ０の電／Ｊｔ源５９により一
定レベルまで放電された後、電流値１０の電流源６０に
より放電される。電流源５９及び電流′ａ６０の電流値
■。及び１０は、１０／１ｏ＝１２８ となるように設定されている。

演算増幅器５１の出力電圧は、比較器６１及び６２に供
給される。比較器６１には、端子６３からリファレンス
電圧−■′ｒが供給され０．比較器６１で演算増幅器５
１の出力とリファレンス電圧−Ｖ′ｒとが比較される。

比較器６２の他方の入力端子は接地され、比較器６２に
より、演算増幅器５１の出力と接地レベルとが比較され
る。比較δ６１及び６２の比較出力が制御回路６４に供
給される。

制御回路ε４には、クロック発生回路６７から周波ｆＪ
ｆｍ、のクロックが供給される。演算増幅器６１の出力
がリファレンス電圧−Ｖ′ｒより低く、比較器６１の出
力がハイレベルの間は、スイッチ回路５７がオンされ、
電流値がＩ。なる電流、・原５９により積分が行われる
と共に、クロック発生回路６７から供給される周波数ｆ
ｍ、のクロ・ツクにより、上位９ビツトカウンター８０
がカウントされる。演算増幅器６１の出力がリファレン
ス電圧−Ｖ′ｒより高くなり、比較器６１の出力がロー
レベルで比較器６２の出力がＡイレベルの間は、スイッ
チ回路５８がオンされ、電流値がｉ。

なる電流源６０により積分が行われると共に、クロック
発生回路６７から供給される周波数ｆｍ＋のクロックに
より、下位７ビツトカウンター８１がカウントされる。

第８図において、期間ｔ０゜〜ｔｌ＋でサンプリングパ
ルスｐｓが第８図Ａに示すように制御回路６４からスイ
ッチ回路５３に供給されると、スイ・ノチ回路５３がオ
ンし、入力端子５６に供給される入力アナログオーディ
オ信号がサンプルホールドされ、演算増幅器５１の出力
電圧が、第８、図Ｂに示すように、入力アナログオーデ
ィオ信号の信号レベルに応じて下降する。時刻ｔｌ＋で
サンプリングパルスＰｓが第８図Ａに示すように立下が
ると、スイッチ回路５３がオフとなり、第８図Ｃに示す
ようにスイッチ回路５７がオンすると共に、第８図Ｅに
示すように上位９ピントカウンター８０のカウント動作
が開始される。スイッチ回路５７がオンすることにより
、電流値が１０なる電流ｆｉ５９によりコンデンサ５２
に蓄えられていた電荷が放電され、演算増幅器５１の出
力か第８図Ｂに示すように増加する。これと共に、第７
図已に示すように、上位９ビツトカウンター８０が周波
数ｆｍ１のクロックによりカウントされる。

演算増幅器５１の出力がリファレンス電圧−■′ｒまで
達すると、比較器６１の出力がローレベルになる。比較
器６１の出力がローレベルになる時刻ｔ１□で、スイッ
チ回路５７がオフし、スイッチ回路５８がオンする。こ
れと共に、第８図已に示すように上位９ビツトカウンタ
ー８０のカウント動作が停止され、第８図Ｆに示すよう
に、下位７ビノトカウンター８１のカウント動作が開始
される。スイッチ回路５８が第８図りに示すようにオン
することにより、コンデンサ５２に蓄えられていた電荷
が電流値が１０なる電流源６０により徐々に放電され、
演算増幅器５１の出力が第８図Ｂに示すように徐々に上
昇する。これと共に、下位７ビツトカウンター８１が第
８図Ｆに示すように周波数ｆｍ、のクロックによりカウ
ントされる。

演算増幅器５１の出力がＯＶまで達すると、比較器６２
の出力がローレベルになり、比較器６２の出力がローレ
ベルになる時刻ｔ１１で下位７ビツトカウンター８２の
カウント動作が停止される。

電流源５９の電流値Ｉ０と電流源６０の電流値１０との
間は、前述のように、 Ｉ０／ｉｏ　＝　１２８＝２’ の関係に設定されているので、上位９ビツトカウンター
８０の１カウントは、下位７ビツトカウンター８１の２
７倍の重み付けがしであることになる。したがって、こ
の上位９ビツトカウンター８０及び下位７ビノトカウン
ター８１を直列に接続すれば、１６ビツトの変換データ
が得られる。

上述の従来のＡ／Ｄ変換器の変換速度は、上位９ビツト
カウンター８０のカウント動作が開始されてから、下位
７ビツトカウンター８１のカウント動作が停止されるま
で時間により決まる。上位９ビツトカウンター８０のカ
ウント数は、（２９＝５１２）回であり、下位７ビノト
カウンター８１のカウント数は、（２’＝１２８）回で
ある。

したがって、上位９ビツトカウンター８０と下位７ビツ
トカウンター８１のカウント数の合計は、６４０回であ
る。サンプリング周波数を４８ＫＨｚとすると、この間
に６４０回のカウントを終了しなければならない。更に
、時分割により、左右２チャンネルのＡ／Ｄ変換を交互
に行うようにすると、クロック発生回路６７から出力す
べきマスク−クロツクの周波数ｆｍ、は、 ｆｍ＋　＝２ｃｈｘ４８　ＫＨｚｘ６４０＝６１．４４
　ＭＨｚとなる。

〔発明が解決しようとする問題点〕

上述の従来のＡ／Ｄ変換器を用いてサンプリング周波数
ｆＳの２倍の周波数２ｆｓでＡ／Ｄ変換を行う場合、必
要とされるマスタークロックの周波数ｆｍ、は、更に、
２倍となり、 ２Ｘ２ｃｈＸ４８　ＫＨｚＸ６４０＝１２２．８８　Ｍ
Ｈｚとなる。マスタークロツタを形成するのには、水晶
が用いられる。しかしながら、このように高い周波数の
マスタークロックを水晶を用いて安定して発振させるこ
とは難しい。

したがってこの発明の目的は、マスタークロツタの周波
数を上げることなく、変換速度を上げることができるＡ
／Ｄ又はＤ／Ａ変換器を提供することにある。

この発明の他の目的は、基準電流源の比を小さくするこ
とにより、集積化した場合の電流比のばらつきが抑制で
きるＡ／Ｄ又はＤ／Ａ変換器を提供することにある。

ｃ問題点を解決するための手段〕 この発明は、積分器と、積分器に電流を供給する複数の
電流源と、各電流源に対応して設けられた複数のカウン
ターとを具備し、カウンターのビット数に対応して各電
流源の電流値の重み付けをするようにした積分形Ａ／Ｄ
又はＤ／Ａ変換器において、 複数のカウンターの中で下位ビットのカウンター２１に
供給するクロックを上位ビットのカウンター２０に供給
するクロックより高い周波数に設定すると共に、下位ビ
ットのカウンター２１及び上位ビ・７トのカウンター２
０に供給されるクロックに対応して各電流源の電流値を
設定するようにしたことを特徴とするＡ／Ｄ又はＤ／Ａ
変換器である。

〔作用〕

コンデンサ２にサンプリングホールドされたアナログ信
号は、Ｉｏなる電流値の電流源９により一定レベルまで
急速に積分を行った後、１０なる電流値の電流源１０に
より所定レベルまで徐々に積分が行われる。電流源９に
より積分が行われている間は、周波数ｆｍのクロックに
より上位ビットカウンター２０がカウントされる。電流
源１゜により積分が行われている間は、周波数２ｆｍの
クロックにより下位ビットカウンター２１がカウントさ
れる。上位ビットカウンター２ｏと下位ビットカウンタ
ー２１のカウント値によりディジタルデータが得られる
。このように、下位ビットカウンターが周波＠２ｆｍの
クロックによりカウントされることにより、高速動作が
可能となる。

〔実施例〕

以下、この発明の一実施例について、図面を参照して説
明する。

第１図において１が演算増幅器で、演算増幅器１の反転
入力端子と演算増幅器１の出力端子との間にコンデンサ
２が接続され、演算増幅器１及びコンデンサ２により積
分器が構成される。演算増幅器１の出力端子が抵抗４を
介して抵抗５の一端に接続され、抵抗５の他端が入力端
子６に接続される。抵抗４と抵抗５の接続点がスイッチ
回路３を介して演算増幅器１の反転入力端子に接続され
る。

演算増幅器１の非反転入力端子が接地される。

演算増幅器１の反転入力端子がスイッチ回路７及びスイ
ッチ回路８を夫々介して電流値が１０なる電流源９及び
電流値が１０なる電流源１０の一端に接続される。電流
源９及び１０の他端が接地される。

スイッチ回路３には、制御回路１４からサンプリングパ
ルスＰｓが供給される。このサンプリングパルスＰｓに
よりスイッチ回路３がオンされると、入力端子６に供給
される入力信号がサンプルホールドされ、入力電圧Ｖｉ
ｎがコンデンサ２に充電される。スイッチ回路３がオフ
されると、電流４９及び電流源１０によりコンデンサ２
に蓄えられていた電荷が放電される。スイッチ回路７及
び８は、制御回路１４により制御され、コンデンサ２に
蓄えられていた電荷は、最初に電流値Ｉ０の電流源９に
より一定レベルまで放電された後、電流源１０の電流源
１０により放電される。電流源９及び電流源１０の電流
値ｌ。及びｉ。は、１、／ｉ、＝１２８ となるように設定されている。

演算増幅器１の出力電圧は、比較器１１及び１２に供給
される。比較器１１には、端子１３からリファレンス電
圧−Ｖｒが供給され、比較器１１で演算増幅器ｌの出力
とリファレンス電圧−Ｖｒとが比較される。比較器１２
の他方の入力端子は接地され、比較器１２により、演算
増幅器ｌの出力と接地レベルとが比較される。比較器１
１及び１２の比較出力が制御回路１４に供給されると共
に、Ａ　Ｎ　Ｄゲート１５及び１６の一方の入力端子に
供給される。

１７はクロック発生回路で、クロック発生回路１７から
周波数ｆｍのマスタークロツタが発生される。このクロ
ックがＡ　Ｎ　Ｄゲート１５の他方の入力端子に供給さ
れる。ＡＮＤゲート１５の一方の入力端子には、比較器
１１の出力が供給されているので、比較器１１の出力が
ハイレベルの間は、クロック発生回路１７から出力され
る周波数ｆｍのクロックがＡＮＤゲート１５を介して制
御回路１４に供給される。比較器１１の出力がハイレベ
ルの間は、スイッチ回路７がオンされると共に、このよ
うに周波数ｆｍのクロックが制御回路１４に供給され、
この周波数ｆｍのクロックにより上位８ビツトカウンタ
２０がカウントされる。

また、クロック発生回路１７から出力される周波数ｆｍ
のクロックがＥ　Ｘ’−ＯＲゲート１９の一方の入力端
子に供給されると共に、遅延回路１８を介してＥＸ−Ｏ
Ｒゲート１９の他方の入力端子に供給される。このよう
に、ＥＸ−ＯＲゲート１９の一方の入力端子に周波数Ｃ
ｍのクロック（第２図Ａ）が供給され、ＥＸ−ＯＲゲー
ト１９の他方の入力端子に遅延回路１８を介して周波数
ｆｍのクロック（第２図Ｂ）が供給されることにより、
ＥＸ−ＯＲゲート１９の出力端子から第２図Ｃに示すよ
うに周波数２ｆｍのクロックから出力される。ＡＮＤゲ
ート１６の一方の入力端子には、比較器１２の出力が供
給されているので、比較器１２の出力がハイレベルの間
は、ＥＸ−ＯＲゲート１９から出力される周波数２ｆｍ
のクロックがＡＮＤゲート１６を介して制御回路１４に
供給される。比較器１２の出力がハイレベルの間は、ス
イッチ回路８がオンされると共に、このように周波数２
ｆｍのクロックが制御回路１４に供給され、この周波数
２ｆｍのクロックにより、下位８ピントカウンタ２１が
カウントされる。

上述の一実施例の動作について第３図を参照して説明す
る。

第３図において、粘間ｔ０〜１．でサンプリングパルス
Ｐｓが第３図Ａに示すように制御回路１４からスイッチ
回８３に供給されると、ス・インチ回路３がオンし、入
力端子６に供給される入力アナログオーディオ信号がサ
ンプルホールＩ゛され、演算増幅器１の出力電圧が、第
３図已に示すように、入力アナログオーディオ信号の信
号レベルに応じて下降する。時刻ｔ１でサンプリングパ
ルスＰｓが第３図Ａに示すように立下がると、スイッチ
回路３がオフとなり、第３図Ｃに示すようにスイッチ回
路７がオンすると共に、第３図Ｅに示すように上位８ビ
ツトカウンター２０のカウント動作が開始される。スイ
ッチ回路７がオンすることにより、電流値が１０なる電
流源９によりコンデンサ２に蓄えられていた電荷が放電
され、演算増幅器１の出力が第３図Ｂに示すように増加
する。

これと共に、第３図Ｅに示すように上位８ビツトカウン
ター２０が周波数ｆｍのクロ７りによりカウントされる
。

演算増幅器１の出力がリファレンス電圧−Ｖｒまで達す
ると、比較器１１の出力がローレベルになる。比較！ｉ
１１の出力がローレベルになる時刻ｔ２で、スイッチ回
路７がオフし、スイッチ回路８がオンする。これと共に
、第３図已に示すように、上位８ビツトカウンター２０
のカウント動作が停止され、第３図Ｆに示すように、下
位８ビットカウンター２１のカウント動作が開始される
。

スイ・７チ回路８が第３図りに示すようにオンすること
により、コンデンサ２に蓄えられてし）た電荷が電流値
が１０なる電流源１０により徐々番こ放電され、演算増
幅器１．の出力が、第３図（Ｊこ示すように徐々に上昇
する。これ共に、下位８ビ・ノドカウンター２１が第３
図Ｆに示すように周波数２ｆｍのクロックによりカウン
トされる。演算増幅器１の出力がＯＶまで達すると、比
較器１２の出力がローレベルになり、比較器１２の出力
がローレベルになる時刻ｔ３で下位８ビ・ノドカウンタ
−２１０カウント動作が停止される。

を流源９の電流値Ｉ０と電流源１０の電流値ｉ。との間
には、 １゜／１ｏ＝１２８＝２’ の関係が持たせである。下位８ビ・ノドカウンター２１
は、マスタークロ・ツクｆｍの２倍の周波数２ｆｍのク
ロックで動作している。したがって、上位８ビツトカウ
ンター２０の１力ウント番と対して下位８ビ・７トカウ
ンター２１は２Ｂの重み付番ナカくしであるのと等価と
なる。この上位８ビツトカウンター２０及び下位８ピン
トカウンター２１を直列に接続すれば、１６ビツトの変
換データが得られる。

このように、上位ビットと下位ビットの分割比を前述の
従来のＡ／Ｄ変換器の上位９ビ・ノド下位７ビソトから
上位８ビツト下位８ビットに変更したのにもかかわらず
、下位ビ・ノドカウンター２１を周波数２ｆｍでカウン
トしているので、電流源の比ｔｏ／ｌｏを従来のＡ／Ｄ
変換器と等しく設定できる。

このように、この一実施例では、下位８ビ・ノドカウン
ター２１が周波数ｆｍのマスタークロ・ツクの２倍の周
波数２ｆｍでカウントされる。このため、マスタークロ
ックの周波数を上げることな（変換速度を上げることが
できる。

つまり、変換速度は、上位８ビ・ノドカウンター２０の
カウント動作が開始されてから、下位８ビツトカウンタ
ー２１のカウント動作が停止されるまでの時間により決
まる。上位８ビ、トカウンター２０のカウント数は２５
６回である。下位８ヒツトカウンター２１は、周波数２
ｆｍのクロ５．りによりカウントされているので、周波
数ｆｍの１スタークロツクに換算して１／２にすると、
１２８回である。したがって、上位８ビツトカウンづ−
２０及び下位８ビツトカウンター２１０カウユト数の合
計はマスタークロ７りに換算すると３）４回となる。サ
ンプリング周波数ｆｓの２倍の月波数でディジタル化す
る場合、サンプリング周わ数ｆｓを４８Ｋ）Ｉｚ、左右
２チャンネルのＡ／１換を行うとすると、マスタークロ
ックの周波数１ｍは、 ｆ　ｍ＝　２　Ｘ　２ｃｈＸ４８　ＫＨｚＸ３８４　　
＝　７３．７２８ＭＨ：となる。このように、マスター
クロックｆｍのｒ波数を高く設定する必要がなくなり、
高速動作ｉ可能となる。

なお、分割比を従来のＡ／Ｄ変換器と等しく」位９ビッ
ト下位７ビツトに分割した場合には、−スタークロック
の周波数ｆｍは、 ｆｍ＝２Ｘ２ｃｈＸ４８　ＫＨｚＸ５７６　＝１１０．
５９２となり、これは、上位８ビツト下位８ビットに分
割した場合のマスタークロックより高い周波数で゛　あ
る。したがって、下位ビットカウンター２１をマスター
クロックｆｍの２倍の周波数２ｆｍで動作させる場合に
は、分割比を上位８ビツト下位８ビットに分割した方が
変換速度が上げられる。上１　　位９ビット下位７ビツ
トに分割した場合には、電１　　流Ｂ９と電ｉ源１０の
電流値の比が６４：１となり、電流源９，１０の電流比
が小さくなり、集積化した場合に電流比のばらつきが小
さくなる。

なお、ＥＸ−ＯＲゲート１９から出力される周波数２ｆ
ｍのクロックを下位８ビ、トカウンター１　　２１ばか
りでなく上位８ビツトカウンター２０にも供給し、高速
化をはかることも考えられる。しかしながら、クロック
発生回路１７から常にデュニ　　−テイ比５Ｃ％のクロ
ックを高い精度で発生させと　　ることは難しい。マス
タークロックのデユーティ比が変化してしまうと、変換
比率が一定でなくなに　　るため、誤差が生じる。この
誤差は、上位ビットほど大きな問題となる。

つまり、上位８ビツトカウンター２０を周波数２ｆｍで
カウントした場合、電流源９の電流値が２１、となる。

したがって、第４図に示すようにデユーティ比が５０％
のマスタークロックの区間τ。でのレベルの変化は、 Ｃ２Ｃ となる。ところがデユーティ比が第５図に示すようにΔ
τだけ変動すると、 となり、（１゜／Ｃ）Δτが誤差分となる。一方、下位
８ビツトカウンター２１のレベルの変化は、Ｃ２Ｃ である。デユーティ比が変化した時のレベルの変化が下
位８ビツトカウンター２１のＬＳＢよりも大きな誤差で
あれば問題となる。即ち、ｉｏ　で。〉■。Δτ の場合には問題となる。いま、ＩＯ／ｌｏ　＝２５６に
設定したとすると、デユーティ比は１／２５６以上変動
してはならないことに、なる。

な；５、上述の一実施例ではＡ／Ｄ変換器について説明
したが、この発明は積分形のＤ／Ａ変換器でも同様に適
用することができる。

〔発明の効果〕

この発明に依れば、下位ビットカウンターがマスターク
ロツタの２倍の周波数のクロックによりカウントされて
いるので、マスタークロックの周波数を上げることなく
変換速度を上げることができる。このため１．サンプリ
ング周波数ｆｓの２倍の周波数２ｆｓでディジタル化す
る場合、従来、例えば１２２．３８Ｍ）Ｉｚのマスター
クロックを用いなければならなかったものが、例えば７
３．７２８ＭＨｚのマスタークロックで変換を行える。

また、下位ビットカウンターのクロックをマスタークロ
ックの２倍にしたことにより、電流源の比を小さくする
ことができ、集積化した場合の電流比のばらつきが小さ
くなる。

【図面の簡単な説明】

第１図はこの発明の一実施例の接続図、第２図はこの発
明の一実施例における２倍の周波数のクロックの生成の
説明に用いる波形図、第３図はこの発明の一実施例の動
作説明に用いる波形図、第４図及び第５図はこの発明の
一実施例の説明に用いる波形図、第６図はオーバーサン
プリングの説明に用いるスペクトル図、第７図は従来の
Ａ／Ｄ変換器の一例のブロック図、第８図は従来のＡ／
Ｄ変換器の説明に用いる波形図である。 図面における主要な符号の説明 １：演算増幅器、　２：積分コンデンサ、６：入力端子
、　９．１（ｌ電流源、 １１．１２：比較器、　１４：制御回路、１７：りロツ
タ発生回路、　　１８：遅延回路、１９：ＥＸ−ＯＲゲ
ート。 一１１′把イ列 第１図 ２イ硅イ（、のｔｉし明Ｂ４ 第２図 流動１：Ａ 第４図 ′＆約１刀 ｆ￥２　　　　ｆｓ　　　　　　　　２ｆｓ、１３１ｉ
改ｆ￥２　　　ｆｓ　　　　　　　　２ｆｓ　　　　　
　ｋｌ収オー八へサンプ°ルク′のｔえ司１ 第６図 １Ａ１１ヒイ３１」 第７図

Claims (1)

1. 【特許請求の範囲】 積分器と、上記積分器に電流を供給する複数の電流源と
   、上記各電流源に対応して設けられた複数のカウンター
   とを具備し、上記カウンターのビット数に対応して上記
   各電流源の電流値の重み付けをするようにした積分形Ａ
   ／Ｄ又はＤ／Ａ変換器において、 上記複数のカウンターの中で下位ビットのカウンターに
   供給するクロックを上位ビットのカウンターに供給する
   クロックより高い周波数に設定すると共に、上記下位ビ
   ットのカウンター及び上記上位ビットのカウンターに供
   給される上記クロックに対応して上記各電流源の電流値
   を設定するようにしたことを特徴とするＡ／Ｄ又はＤ／
   Ａ変換器。