JPS62108332A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS62108332A JPS62108332A JP25003785A JP25003785A JPS62108332A JP S62108332 A JPS62108332 A JP S62108332A JP 25003785 A JP25003785 A JP 25003785A JP 25003785 A JP25003785 A JP 25003785A JP S62108332 A JPS62108332 A JP S62108332A
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- JP
- Japan
- Prior art keywords
- control
- decoder
- memory
- control memory
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- TVEXGJYMHHTVKP-UHFFFAOYSA-N 6-oxabicyclo[3.2.1]oct-3-en-7-one Chemical compound C1C2C(=O)OC1C=CC2 TVEXGJYMHHTVKP-UHFFFAOYSA-N 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプログラム制御装置のパイプライン制
御方式に関し、特にそのマイクロプログラム制御方式に
関する。
御方式に関し、特にそのマイクロプログラム制御方式に
関する。
（従来の技術）
第２図は、従来技術によるマイクロプログラム制御装置
の一例を示すブロック図である。第２図において、１は
制御メモリアドレスレジスタ、２は制御メモリ、３は制
御メモリ読出しレジスタ、４は制御メモリ持ちまわりレ
ジスタ、５は制御デコーダアドレスレジスタ、６は制御
レジスタ、７は制御デコーダ読出しレジスタ、８は制御
デコーダ持ちまわりレジスタである。
の一例を示すブロック図である。第２図において、１は
制御メモリアドレスレジスタ、２は制御メモリ、３は制
御メモリ読出しレジスタ、４は制御メモリ持ちまわりレ
ジスタ、５は制御デコーダアドレスレジスタ、６は制御
レジスタ、７は制御デコーダ読出しレジスタ、８は制御
デコーダ持ちまわりレジスタである。
第２図において、演算パイプはＡ、Ｂ、（３゜Ｄの４ス
テージから構成されている。制御メモリアドレスレジス
タは、上のステージからの命令先頭アドレスか、あるい
は制御メモリ２の次アドレスフィールド（ＮＡフィール
ド）の出力値かを命令起動信号によって選択し、これに
よって実行アドレスを生成するためのものである。
テージから構成されている。制御メモリアドレスレジス
タは、上のステージからの命令先頭アドレスか、あるい
は制御メモリ２の次アドレスフィールド（ＮＡフィール
ド）の出力値かを命令起動信号によって選択し、これに
よって実行アドレスを生成するためのものである。
制御メモリ２は、制御メモリアドレスレジスタ１によっ
て実行アドレスが与えられたとき、マイクロプログラム
を上記アドレスに格納する几めのものである。制御メモ
リ読出しレジスタ３は、制御メモリ２の内容を読出して
格納するためのものである。制御メモリ持ちまわりレジ
スタ４は、制御メモリ読出しレジスタ３の内容の一部を
一段受けて格納するためのレジスタである。制御デコー
ダアドレスレジスタ５は、制御メモリ読出しレジスタ３
の内容である０ＮＴ（定数）を一段受けて格納するため
のレジスタである。制御デコーダ６は、制御デコーダア
ドレスレジスタ５の内容によって実行アドレスを与える
ためのものである。制御デコーダ読出しレジスタ７は、
制御デコーダ６の解読結果を＠出して格納するためのレ
ジスタでおる。制御デコーダ持ちまわりレジスタ８は、
制御デコーダ式出しレジスタ７の内容を一段受けるため
のレジスタである。
て実行アドレスが与えられたとき、マイクロプログラム
を上記アドレスに格納する几めのものである。制御メモ
リ読出しレジスタ３は、制御メモリ２の内容を読出して
格納するためのものである。制御メモリ持ちまわりレジ
スタ４は、制御メモリ読出しレジスタ３の内容の一部を
一段受けて格納するためのレジスタである。制御デコー
ダアドレスレジスタ５は、制御メモリ読出しレジスタ３
の内容である０ＮＴ（定数）を一段受けて格納するため
のレジスタである。制御デコーダ６は、制御デコーダア
ドレスレジスタ５の内容によって実行アドレスを与える
ためのものである。制御デコーダ読出しレジスタ７は、
制御デコーダ６の解読結果を＠出して格納するためのレ
ジスタでおる。制御デコーダ持ちまわりレジスタ８は、
制御デコーダ式出しレジスタ７の内容を一段受けるため
のレジスタである。
制御メモリ読出しレジスタ３は演算パイプのＡステージ
を制御し、制御メモリ持ちまわりレジスタ４はＢステー
ジを制御し、制御デコーダ読出しレジスタ７はＣステー
ジを制御し、制御デコーダ持ちまわりレジスタ８はＤス
テージを制御する。
を制御し、制御メモリ持ちまわりレジスタ４はＢステー
ジを制御し、制御デコーダ読出しレジスタ７はＣステー
ジを制御し、制御デコーダ持ちまわりレジスタ８はＤス
テージを制御する。
上に述べｔような構成では、制御デコーダ６は制御メモ
リ２の完全な制御下にあり、パイプを一度で流れきるＩ
Ｔの長さの命令では問題を生じないが、複数のＴ数を有
する長さの命令では、むだが生じるケースが発生する。
リ２の完全な制御下にあり、パイプを一度で流れきるＩ
Ｔの長さの命令では問題を生じないが、複数のＴ数を有
する長さの命令では、むだが生じるケースが発生する。
例えば、浮動小数点演算命令でのラウンド処理や、除算
の商の算出などでは、制御が制御デコーダ６のみで実行
される。制御メモリ２は無動作にもかかわらず、制御デ
コーダ６の実行アドレスを供給する九め、むだに容重を
消費するケースが発生しうる。
の商の算出などでは、制御が制御デコーダ６のみで実行
される。制御メモリ２は無動作にもかかわらず、制御デ
コーダ６の実行アドレスを供給する九め、むだに容重を
消費するケースが発生しうる。
（発明が解決しようとする問題点）
上述し友従来の実施例では、制御デコーダが上位ステー
ジの制御メモリの指示でしか動作することができないた
め、制御メモリのステップ数が増加してしまうと云う欠
点がある。
ジの制御メモリの指示でしか動作することができないた
め、制御メモリのステップ数が増加してしまうと云う欠
点がある。
本発明の目的は、一連のマイクロ命令から成るマイクロ
プログラムを制御メモリに記憶しておき、その内容に含
まれたフィールド出力に応じて、制御メモリから現出さ
れ几内容か、あるいは制御デコーダ自身の制御フィール
ドの内容かを選択して実行アドレスを生成することによ
って上記欠点を除去し、制御メモリのステップ数を増加
させることがないように構成したマイクロプログラム制
御装置を提供することにある。
プログラムを制御メモリに記憶しておき、その内容に含
まれたフィールド出力に応じて、制御メモリから現出さ
れ几内容か、あるいは制御デコーダ自身の制御フィール
ドの内容かを選択して実行アドレスを生成することによ
って上記欠点を除去し、制御メモリのステップ数を増加
させることがないように構成したマイクロプログラム制
御装置を提供することにある。
（問題点を解決する九めの手段）
本発明によるパイプライン制御方式のマイクロプログラ
ム制御装置は制御メモリと、制御メモリ読出しレジスタ
と、デコーダ動作モードＦ／Ｆと、制御デコーダとを具
備して構成したものである。
ム制御装置は制御メモリと、制御メモリ読出しレジスタ
と、デコーダ動作モードＦ／Ｆと、制御デコーダとを具
備して構成したものである。
制御メモリは、一連のマイクロ命令から成るマイクロプ
ログラムを記憶するためのものである。
ログラムを記憶するためのものである。
制御メモリ読出しレジスタは、制御メモリの内容を読出
して格納するためのものである。
して格納するためのものである。
デコーダ動作モードＦ／Ｆは、制御メモリから読出され
てデコーダ動作モードを表わすフィールド出力をセット
するためのものである。
てデコーダ動作モードを表わすフィールド出力をセット
するためのものである。
制御デコーダは制御メモリ読出しレジスタの内容か、あ
るいは自身の制御フィールドの内容かをデコーダ動作モ
ードＦ／Ｆの出力に厄じて選択し実行アドレスを生成す
るためのものである。
るいは自身の制御フィールドの内容かをデコーダ動作モ
ードＦ／Ｆの出力に厄じて選択し実行アドレスを生成す
るためのものである。
（実 施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるマイクロプログラム制御装置の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
第１図において、１〜８はそれぞれ第２図に示した要素
と同様な要素である。いっぽう、９はデコーダ動作モー
ドＦ／Ｆ、１０はデコーダ動作モードセレクタである。
と同様な要素である。いっぽう、９はデコーダ動作モー
ドＦ／Ｆ、１０はデコーダ動作モードセレクタである。
第１図において、演算パイプはＡ、Ｂ、Ｏ，Ｄのステー
ジから構成されている。
ジから構成されている。
第１図において、制御メモリアドレスレジスタ１は、上
位ステージからの命令先頭アドレスか、あるいは制御メ
モリ２の次アドレスフィールド（ＮＡフィールド）かを
命令起動信号によって選択し、実行アドレスとして格納
するためのものである。制御メモリ２は、制御メモ、リ
アドレスレジスタ１によって与えられ次読出レア、ドレ
スに対してマイクロプログラムを格納する几めのもので
ある。制御メモリ読出しレジスタ３は、制御メモリ２の
内容を読出して格納する念めのものである。制御メモリ
持ちまわジレジスタ４は、制御メモリ読出しレジスタ３
の内容の一部を一段受けて格納するためのものである。
位ステージからの命令先頭アドレスか、あるいは制御メ
モリ２の次アドレスフィールド（ＮＡフィールド）かを
命令起動信号によって選択し、実行アドレスとして格納
するためのものである。制御メモリ２は、制御メモ、リ
アドレスレジスタ１によって与えられ次読出レア、ドレ
スに対してマイクロプログラムを格納する几めのもので
ある。制御メモリ読出しレジスタ３は、制御メモリ２の
内容を読出して格納する念めのものである。制御メモリ
持ちまわジレジスタ４は、制御メモリ読出しレジスタ３
の内容の一部を一段受けて格納するためのものである。
デコーダ動作モードセレクタ１０は、制御メモリ読めし
レジスタ３の内容である０ＮＴ（定数）か、あるいは制
御デコーダ６の次アドレスフィールド（ＮＡフィールド
）の出力値かを、デコーダ動作モードＦ／Ｆ’９によっ
て指定された値に従って切換える九めのものである。制
御デコーダアドレスレジスタ５は、デフーダ動作モード
セレクタ１０の出力を格納するためのものである。制御
デコーダ６は、制御デコーダアドレスレジスタ５の内容
によって上記次アドレスフィールド（ＮＡフィールド）
を含む実行アドレスを与えるためのものである。制御デ
コーダ読出しレジスタ７は、制御デコーダ６の内容を読
出して格納するためのものである。制御デコーダ持ちま
わりレジスタ８は、制御デコーダ読出しレジスタ７の内
容を一段持ちまわって格納するためのものである。
レジスタ３の内容である０ＮＴ（定数）か、あるいは制
御デコーダ６の次アドレスフィールド（ＮＡフィールド
）の出力値かを、デコーダ動作モードＦ／Ｆ’９によっ
て指定された値に従って切換える九めのものである。制
御デコーダアドレスレジスタ５は、デフーダ動作モード
セレクタ１０の出力を格納するためのものである。制御
デコーダ６は、制御デコーダアドレスレジスタ５の内容
によって上記次アドレスフィールド（ＮＡフィールド）
を含む実行アドレスを与えるためのものである。制御デ
コーダ読出しレジスタ７は、制御デコーダ６の内容を読
出して格納するためのものである。制御デコーダ持ちま
わりレジスタ８は、制御デコーダ読出しレジスタ７の内
容を一段持ちまわって格納するためのものである。
デコーダ動作モードＦ／Ｆ９は、制御メモリ２０Ｆフイ
ールドの出力を受けてデコーダ動作モード信号をＩＴ期
間だけ発生する。デコーダ動作モード信号がＯ”のとき
には制御デコーダアドレスレジスタ５には制御メモリ読
出しレジスタ３に格納され九〇ＮＴがセットされ、デコ
ーダ動作モード信号が１”のときには制御デコーダ６０
次アドレスフィールド（ＮＡフィールド）がセットされ
る。すなわち、デコーダ動作モードＦ’／Ｆｓの出力に
よって制御デコーダ６は、制御メモリ２の制御下にある
デコーダとしても、あるいは制御メモリ２としても動作
することができる。
ールドの出力を受けてデコーダ動作モード信号をＩＴ期
間だけ発生する。デコーダ動作モード信号がＯ”のとき
には制御デコーダアドレスレジスタ５には制御メモリ読
出しレジスタ３に格納され九〇ＮＴがセットされ、デコ
ーダ動作モード信号が１”のときには制御デコーダ６０
次アドレスフィールド（ＮＡフィールド）がセットされ
る。すなわち、デコーダ動作モードＦ’／Ｆｓの出力に
よって制御デコーダ６は、制御メモリ２の制御下にある
デコーダとしても、あるいは制御メモリ２としても動作
することができる。
制御メモリ読出しレジスタ３は、演算パイプのＡステー
ジを制御し、制御メモリ持ちまゎクレジスタ４はＢステ
ージを制御し、制御デコーダ読出しレジスタ７はＣステ
ージを制御し、制御デコーダ持ちまわりレジスタ８はＤ
ステージ゛を制御する。
ジを制御し、制御メモリ持ちまゎクレジスタ４はＢステ
ージを制御し、制御デコーダ読出しレジスタ７はＣステ
ージを制御し、制御デコーダ持ちまわりレジスタ８はＤ
ステージ゛を制御する。
上に述べ次構成を採用することにより、Ｃステージなら
びにＤステージのみで動作するようなケースでは、−足
タイミングでデコーダ動作モードＦ／Ｆ９に１ｍがセッ
トされている。
びにＤステージのみで動作するようなケースでは、−足
タイミングでデコーダ動作モードＦ／Ｆ９に１ｍがセッ
トされている。
制御メモリ２はアイドル番地（ただし、Ｆフィールドの
値は′１”）で停止しているので、制御デコーダ６は自
身の次アドレスフィールド（ＮＡフィールド）に従って
ＯＤフィールドの制御を行い、制御が終了すると制御デ
コーダ６も停止状態となり、成るアイドル番地で停止す
る。
値は′１”）で停止しているので、制御デコーダ６は自
身の次アドレスフィールド（ＮＡフィールド）に従って
ＯＤフィールドの制御を行い、制御が終了すると制御デ
コーダ６も停止状態となり、成るアイドル番地で停止す
る。
よって、制御メモリ２のステップ数が削減できる。
本実施例では制御メモリ２と制御デコーダ６とはシーケ
ンス制御フィールドを備えていないが、それぞれのシー
ケンス制御フィールドを追加することによって、さらに
自由度のある動作が可能になる。
ンス制御フィールドを備えていないが、それぞれのシー
ケンス制御フィールドを追加することによって、さらに
自由度のある動作が可能になる。
（発明の効果）
以上説明したように本発明は、一連のマイクロ命令から
底るマイクロプログラムを制御メモリに記憶しておき、
その内容に含まれたＦフ・ｆ−ルド出力に応じて制御メ
モリから読出された内容か、あるいは制御デコーダ自身
の制御フィールドの内容かを選択して実行アドレスを虫
取することにより、制御メモリのステップ数が著しく削
減され、自由度の高い制御を行うことができると云う効
果がある。
底るマイクロプログラムを制御メモリに記憶しておき、
その内容に含まれたＦフ・ｆ−ルド出力に応じて制御メ
モリから読出された内容か、あるいは制御デコーダ自身
の制御フィールドの内容かを選択して実行アドレスを虫
取することにより、制御メモリのステップ数が著しく削
減され、自由度の高い制御を行うことができると云う効
果がある。
第１図は、本発明によるマイクロプログラム制御装置の
一実施例を示すブロック図である。 第２図は従来技術によるマイクロプログラム制御′ｇ装
置の一例を示すブロック図である。
一実施例を示すブロック図である。 第２図は従来技術によるマイクロプログラム制御′ｇ装
置の一例を示すブロック図である。
Claims (1)
- 一連のマイクロ命令から成るマイクロプログラムを記憶
するための制御メモリと、前記制御メモリの内容を読出
して格納するための制御メモリ読出しレジスタと、前記
制御メモリから読出され、デコーダ動作モードを表わす
フィールド出力をセットするためのデコーダ動作モード
Ｆ／Ｆと、前記制御メモリ読出しレジスタの内容か、あ
るいは自身の制御フィールドの内容かを前記デコーダ動
作モードＦ／Ｆの出力に応じて選択し実行アドレスを生
成するための制御デコーダとを具備して構成したことを
特徴とするパイプライン制御方式のマイクロプログラム
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25003785A JPS62108332A (ja) | 1985-11-07 | 1985-11-07 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25003785A JPS62108332A (ja) | 1985-11-07 | 1985-11-07 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62108332A true JPS62108332A (ja) | 1987-05-19 |
Family
ID=17201888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25003785A Pending JPS62108332A (ja) | 1985-11-07 | 1985-11-07 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62108332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482129A (en) * | 1987-09-24 | 1989-03-28 | Shikoku Nippon Denki Software | Generating system for microprogram bit pattern |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846440A (ja) * | 1981-09-11 | 1983-03-17 | Nec Corp | マイクロプログラム制御方式 |
-
1985
- 1985-11-07 JP JP25003785A patent/JPS62108332A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846440A (ja) * | 1981-09-11 | 1983-03-17 | Nec Corp | マイクロプログラム制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482129A (en) * | 1987-09-24 | 1989-03-28 | Shikoku Nippon Denki Software | Generating system for microprogram bit pattern |
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