JPS62109082A - 乱数発生器 - Google Patents
乱数発生器Info
- Publication number
- JPS62109082A JPS62109082A JP60250085A JP25008585A JPS62109082A JP S62109082 A JPS62109082 A JP S62109082A JP 60250085 A JP60250085 A JP 60250085A JP 25008585 A JP25008585 A JP 25008585A JP S62109082 A JPS62109082 A JP S62109082A
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- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は暗号通信に用いる乱数の発生に関する。
（従来技術とその問題点）
乱数発生方式としてよく用いられる方式はＭ系列発生器
である。（Ｍ系列発生器については常用、岩垂、今井著
［符号理論］（昭晃堂、昭和５４年版、１２８頁〜１２
９頁）を参照。しかし、Ｍ系列発生器は安全性が低い。
である。（Ｍ系列発生器については常用、岩垂、今井著
［符号理論］（昭晃堂、昭和５４年版、１２８頁〜１２
９頁）を参照。しかし、Ｍ系列発生器は安全性が低い。
即ち、シフトレジスタの段数の２倍の出力ビットがわか
れば、他の出力は全て判明してしまう。そこでシフトレ
ジスタの帰還部に非線形変換を用いた第２図の方式も用
いられる。（例えばエージエン・パーク・プレス（Ａｅ
ｇｅａｎ Ｐａｒｋ Ｐｒｅｓｓ）出版のシフト・レジ
スタ・シーケンセズ（Ｓｈｉｆｔ ＲｅｇｉｓｔｅｒＳ
ｅｑｕｅｎｃｅｓ）に出ている。）図において２０１は
シフトレジスタ、２０２は非線形変換である。しかしこ
のタイプでも安全性を高めるにはシフトレジスタの段数
を長くする必要があるが、長い場合にはシフトを十分に
行なわないとシフトレジスタの中味が十分変化せず、従
って安全′性が低いという欠点があった。
れば、他の出力は全て判明してしまう。そこでシフトレ
ジスタの帰還部に非線形変換を用いた第２図の方式も用
いられる。（例えばエージエン・パーク・プレス（Ａｅ
ｇｅａｎ Ｐａｒｋ Ｐｒｅｓｓ）出版のシフト・レジ
スタ・シーケンセズ（Ｓｈｉｆｔ ＲｅｇｉｓｔｅｒＳ
ｅｑｕｅｎｃｅｓ）に出ている。）図において２０１は
シフトレジスタ、２０２は非線形変換である。しかしこ
のタイプでも安全性を高めるにはシフトレジスタの段数
を長くする必要があるが、長い場合にはシフトを十分に
行なわないとシフトレジスタの中味が十分変化せず、従
って安全′性が低いという欠点があった。
（発明の目的）
本発明の目的は上記欠点を取除き、安全性の高い乱数発
生器を与えることにある。
生器を与えることにある。
（発明の構成）
本発明の乱数発生器は、あらかじめ定められたキーある
いは内部状態を表わすディジタルパターンを記憶する記
憶手段と前記ディジタルパターンに依存した複数あるい
は単一のディジットを出力するパターン変換手段と、前
記記憶手段に記憶されているディジタルパターンの少な
くとも１つのディジットを前記パターン変換手段の出力
するディジットと該ディジタルパターンの１つあるいは
複数個のディジットとのＭ（Ｍは正整数）を法とする和
に書き換え、該ディジタルパターンの少なくとも１つの
ディジットを該ディジタルパターンの少なくとも２つの
ディジットのＭを法とする和に書き換える書き換え手段
と、前記パターン変換手段が出力するディジットの１部
あるいは全てを乱数として出力する乱数出力手段とから
成ることを特徴とする乱数発生器である。
いは内部状態を表わすディジタルパターンを記憶する記
憶手段と前記ディジタルパターンに依存した複数あるい
は単一のディジットを出力するパターン変換手段と、前
記記憶手段に記憶されているディジタルパターンの少な
くとも１つのディジットを前記パターン変換手段の出力
するディジットと該ディジタルパターンの１つあるいは
複数個のディジットとのＭ（Ｍは正整数）を法とする和
に書き換え、該ディジタルパターンの少なくとも１つの
ディジットを該ディジタルパターンの少なくとも２つの
ディジットのＭを法とする和に書き換える書き換え手段
と、前記パターン変換手段が出力するディジットの１部
あるいは全てを乱数として出力する乱数出力手段とから
成ることを特徴とする乱数発生器である。
（本発明の作用・原理）
第１図は本発明の作用・原理を示すための図である。第
２図と異なるのはシフトレジスタの帰還部であり、該帰
還部によりシフトレジスタの段数が長くてもすぐにシフ
トレジスタの内容がランダム化される。なお、帰還部の
結線としては例えばＭ系列発生器で用いた結線を用いる
。
２図と異なるのはシフトレジスタの帰還部であり、該帰
還部によりシフトレジスタの段数が長くてもすぐにシフ
トレジスタの内容がランダム化される。なお、帰還部の
結線としては例えばＭ系列発生器で用いた結線を用いる
。
（実施例）
第３図は本発明の実施例を示すブロック図である。図に
おいて３３１は６７段のシフトレジスタで、初期設定時
にはキーパターンがはいる。３０１から３２２は１６×
１ビットＲＯＭである。ＲＯＭ３０１ カラ３２２１．
：。
おいて３３１は６７段のシフトレジスタで、初期設定時
にはキーパターンがはいる。３０１から３２２は１６×
１ビットＲＯＭである。ＲＯＭ３０１ カラ３２２１．
：。
は、各々４ビツトずつ入力されるが、該４ビツトをＲＯ
Ｍのアドレスとみなし、該アドレスに記憶されている１
ビツトを出力する。ＲＯＭ３２２の出力は帰還されてシ
フトレジスタ３３１の最上位ビットと３３２の排他的論
理和素子で排他的論理和（ＦＯＲ）をとられて、シフト
レジスタ３３１の最下位ビットに入力される。出力乱数
はＲＯＭ３２１の出力のうち８回に１度の出力となる。
Ｍのアドレスとみなし、該アドレスに記憶されている１
ビツトを出力する。ＲＯＭ３２２の出力は帰還されてシ
フトレジスタ３３１の最上位ビットと３３２の排他的論
理和素子で排他的論理和（ＦＯＲ）をとられて、シフト
レジスタ３３１の最下位ビットに入力される。出力乱数
はＲＯＭ３２１の出力のうち８回に１度の出力となる。
即ち、乱数１ビツトを得るのに第３図を８回シフト動作
させる。この８という数字は１例であり、１でもよい。
させる。この８という数字は１例であり、１でもよい。
３０１から３２２におけるＲＯＭに記憶するパターンは
ランダムなパターン、例えば物理的なランダムパターン
である。このパターンをキーの１部とすることもできる
。
ランダムなパターン、例えば物理的なランダムパターン
である。このパターンをキーの１部とすることもできる
。
以上の実施例において、乱数出力を３２１から得ている
が、それぞれ３２２の出力として３２１を省略できる。
が、それぞれ３２２の出力として３２１を省略できる。
またシフトレジスタ３３１はＲＡＭで構成することがで
き、ＲＯＭも不揮発性ＲＡＭとすることができる。これ
らの変更は全て本発明の範囲に含まれる。
き、ＲＯＭも不揮発性ＲＡＭとすることができる。これ
らの変更は全て本発明の範囲に含まれる。
（発明の効果）
以上、詳細に説明したように、本発明を用いればシフト
レジスタの中味がすぐにランダム化されるので、安全性
の高い乱数発生器を得ることができ、暗号通信に用いて
効果は大きい。
レジスタの中味がすぐにランダム化されるので、安全性
の高い乱数発生器を得ることができ、暗号通信に用いて
効果は大きい。
第１図は本発明の基本原理を示すためのブロック図、第
２図は従来の乱数発生器を示すためのブロック図、第３
図は本発明の実施例を示すための構成図である。図にお
いて、１０１，２０１，３３１はシフトレジスタ、１０
２，２０２は非線形変換回路、３３２は排他的論理和素
子、３０１〜３２２はＲＯＭ、３４２は各々表わす。 代理、・、ブｒ理１ｏ 内部 （′μ゛・←パ・
２図は従来の乱数発生器を示すためのブロック図、第３
図は本発明の実施例を示すための構成図である。図にお
いて、１０１，２０１，３３１はシフトレジスタ、１０
２，２０２は非線形変換回路、３３２は排他的論理和素
子、３０１〜３２２はＲＯＭ、３４２は各々表わす。 代理、・、ブｒ理１ｏ 内部 （′μ゛・←パ・
Claims (1)
- 内部状態を更新しながら乱数を発生する乱数発生器にお
いて、あらかじめ定められたキーあるいは内部状態を表
わすディジタルパターンを記憶する記憶手段と、前記デ
ィジタルパターンに依存した複数あるいは単一のディジ
ットを出力するパターン変換手段と、前記記憶手段に記
憶されているディジタルパターンの少なくとも１つのデ
ィジットを前記パターン変換手段の出力するディジット
と該ディジタルパターンの１つあるいは複数個のディジ
ットとのＭ（Ｍは正整数）を法とする和に書き換え、該
ディジタルパターンの少なくとも１つのディジットを該
ディジタルパターンの少なくとも２つのディジットのＭ
を法とする和に書き換える書き換え手段と、前記パター
ン変換手段が出力するディジットの一部あるいは全てを
乱数として出力する乱数出力手段とから成ることを特徴
とする乱数発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250085A JPS62109082A (ja) | 1985-11-08 | 1985-11-08 | 乱数発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250085A JPS62109082A (ja) | 1985-11-08 | 1985-11-08 | 乱数発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109082A true JPS62109082A (ja) | 1987-05-20 |
| JPH0447334B2 JPH0447334B2 (ja) | 1992-08-03 |
Family
ID=17202581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250085A Granted JPS62109082A (ja) | 1985-11-08 | 1985-11-08 | 乱数発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004031941A1 (ja) * | 2002-09-30 | 2004-04-15 | Fdk Corporation | 物理乱数の一様化手法と物理乱数発生装置 |
-
1985
- 1985-11-08 JP JP60250085A patent/JPS62109082A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004031941A1 (ja) * | 2002-09-30 | 2004-04-15 | Fdk Corporation | 物理乱数の一様化手法と物理乱数発生装置 |
| US7461111B2 (en) | 2002-09-30 | 2008-12-02 | Fdk Corporation | Method of uniforming physical random number and physical number generation device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0447334B2 (ja) | 1992-08-03 |
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