JPS62109242U - - Google Patents
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- Publication number
- JPS62109242U JPS62109242U JP20001185U JP20001185U JPS62109242U JP S62109242 U JPS62109242 U JP S62109242U JP 20001185 U JP20001185 U JP 20001185U JP 20001185 U JP20001185 U JP 20001185U JP S62109242 U JPS62109242 U JP S62109242U
- Authority
- JP
- Japan
- Prior art keywords
- digit
- adder
- circuit
- specific
- carry
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
Description
第１図は本考案の一実施例のブロツク図で示し
た回路図、第２図は従来技術をブロツク図で示し
た回路図である。 １Ａ〜３Ａ，１Ｂ〜３Ｂ……入力端子、４，５
……桁上げ回路、６，７……加算器、９，１０，
１１……出力端子、１６，１７，１８……加算器
。
た回路図、第２図は従来技術をブロツク図で示し
た回路図である。 １Ａ〜３Ａ，１Ｂ〜３Ｂ……入力端子、４，５
……桁上げ回路、６，７……加算器、９，１０，
１１……出力端子、１６，１７，１８……加算器
。
Claims (1)
- 複数ビツトの加算回路において、１つ以上の特
定の桁に対し、その桁より下位の入力で計算され
るその桁専用の桁上げ回路と、特定の桁の加算器
または特定の桁の桁上げ回路の出力を入力とする
数桁の加算器で構成されることを特徴とする加算
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20001185U JPS62109242U (ja) | 1985-12-25 | 1985-12-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20001185U JPS62109242U (ja) | 1985-12-25 | 1985-12-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62109242U true JPS62109242U (ja) | 1987-07-11 |
Family
ID=31162168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20001185U Pending JPS62109242U (ja) | 1985-12-25 | 1985-12-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109242U (ja) |
-
1985
- 1985-12-25 JP JP20001185U patent/JPS62109242U/ja active Pending