JPS62114263A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62114263A JPS62114263A JP60255292A JP25529285A JPS62114263A JP S62114263 A JPS62114263 A JP S62114263A JP 60255292 A JP60255292 A JP 60255292A JP 25529285 A JP25529285 A JP 25529285A JP S62114263 A JPS62114263 A JP S62114263A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- region
- semiconductor
- substrate
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、−個のＭＯＳトランジスタと一個のキャパシ
タによりメモリセルを構成する半導体記憶装置に関する
。
タによりメモリセルを構成する半導体記憶装置に関する
。
−個のＭＯＳ トランジスタと一個のキャパシタにより
メモリセルを構成するダイナミック型半導体記憶装置（
ｄＲＡＭ）が近年、ますます高集積化されている。ｄＲ
ＡＭは、高集積化に伴ってメモリセル面積が減少し、キ
ャパシタ面積も減少して、情報電荷蓄積層が非常に小さ
いものとなっている。この結果、メモリセルの記憶情報
が誤読されたり、α線等により半導体基板内に発生する
電荷で情報内容が消失する、といった問題が現われてい
る。
メモリセルを構成するダイナミック型半導体記憶装置（
ｄＲＡＭ）が近年、ますます高集積化されている。ｄＲ
ＡＭは、高集積化に伴ってメモリセル面積が減少し、キ
ャパシタ面積も減少して、情報電荷蓄積層が非常に小さ
いものとなっている。この結果、メモリセルの記憶情報
が誤読されたり、α線等により半導体基板内に発生する
電荷で情報内容が消失する、といった問題が現われてい
る。
この様な問題を解決する方法として、メモリセル占有面
積を増大することなくキャパシタ面積を実質的に増大す
る構造がいくつか提案されている。
積を増大することなくキャパシタ面積を実質的に増大す
る構造がいくつか提案されている。
一つは、半導体基板のキャパシタ形成領域内に細溝を堀
り、その溝の１ｌＩＩＷを利用してキャパシタ面積増大
を図るものである。これにより、キャパシタ容量を溝を
掘らない場合の２〜３倍に増加することができる。しか
しこの構造では、ｄＲＡＭを更に高集積化する場合、隣
接するメモリセルのキャパシタ間でバンチスルー等によ
り電荷の漏れが生じるという問題が生じる。この対策と
しては、隣接するメモリセル間の距離を大きくすればよ
いが、これはメモリセルの高集積化、高密度化を妨げる
。またキャパシタ溝を浅くすることも考えられるが、溝
側壁からは空乏層が伸び易いために充分に浅くしなけれ
ば効果がなく、これではキャパシタ容量の増大が図れな
い 他の方法として、素子分離領域の溝を利用してキャパシ
タ面積の増大を図る構造が、本出願人により先に提案さ
れている。その構造を第５図により説明する。ｐ型Ｓｉ
基板２１の素子分離領域に溝２２が形成され、この溝２
２で囲まれた島状半導体領域の側壁にキャパシタ絶縁膜
２３を介してキャパシタ電極２４を対向させてＭＯＳキ
ャパシタ、が形成されている。より詳しく言えば、キャ
パシタ電極２４は、島状半導体領域の端部の３つの側壁
と上面の一部に対向させている。キャパシタ電極２４が
対向する島状半導体領域表面には容量を増大させるため
にｎ型層２５が形成されている。
り、その溝の１ｌＩＩＷを利用してキャパシタ面積増大
を図るものである。これにより、キャパシタ容量を溝を
掘らない場合の２〜３倍に増加することができる。しか
しこの構造では、ｄＲＡＭを更に高集積化する場合、隣
接するメモリセルのキャパシタ間でバンチスルー等によ
り電荷の漏れが生じるという問題が生じる。この対策と
しては、隣接するメモリセル間の距離を大きくすればよ
いが、これはメモリセルの高集積化、高密度化を妨げる
。またキャパシタ溝を浅くすることも考えられるが、溝
側壁からは空乏層が伸び易いために充分に浅くしなけれ
ば効果がなく、これではキャパシタ容量の増大が図れな
い 他の方法として、素子分離領域の溝を利用してキャパシ
タ面積の増大を図る構造が、本出願人により先に提案さ
れている。その構造を第５図により説明する。ｐ型Ｓｉ
基板２１の素子分離領域に溝２２が形成され、この溝２
２で囲まれた島状半導体領域の側壁にキャパシタ絶縁膜
２３を介してキャパシタ電極２４を対向させてＭＯＳキ
ャパシタ、が形成されている。より詳しく言えば、キャ
パシタ電極２４は、島状半導体領域の端部の３つの側壁
と上面の一部に対向させている。キャパシタ電極２４が
対向する島状半導体領域表面には容量を増大させるため
にｎ型層２５が形成されている。
溝２２の底部には、素子分離用の厚い絶縁膜２６が埋め
込まれ、その下の基板には反転防止用のｐ＋型＠２７が
形成されている。島状半導体領域の中はどに、ゲート絶
縁ｌ１Ｉ２８を介してゲート電極２９が形成され、ソー
ス、ドレインとなるｎ＋型層３０．３１が形成されて、
ＭＯＳトランジスタが構成されている。
込まれ、その下の基板には反転防止用のｐ＋型＠２７が
形成されている。島状半導体領域の中はどに、ゲート絶
縁ｌ１Ｉ２８を介してゲート電極２９が形成され、ソー
ス、ドレインとなるｎ＋型層３０．３１が形成されて、
ＭＯＳトランジスタが構成されている。
この構造では、素子分離ｆＩｉ域の溝を有効利用して大
きいキャパシタ面積を実現することができる。
きいキャパシタ面積を実現することができる。
しかしこの構造でｄＲＡＭを高集積化する場合、技術的
に可能な最小の幅で溝を形成することになるが、これで
は溝の深さに限界が生じ、また狭く且つ深く形成された
溝底部に素子分離用絶縁膜を埋込むことも難しい。従っ
である値以上のキャパシタ容量を得るためには溝の幅を
ある程度以上広くしなければならない。
に可能な最小の幅で溝を形成することになるが、これで
は溝の深さに限界が生じ、また狭く且つ深く形成された
溝底部に素子分離用絶縁膜を埋込むことも難しい。従っ
である値以上のキャパシタ容量を得るためには溝の幅を
ある程度以上広くしなければならない。
本発明は上記した点に鑑みなされたもので、より小さい
占有面積でより大きいキャパシタ容量を実現し、信頼性
を低下させることなく高集積化を図った半導体記憶装置
を提供することを目的とする。
占有面積でより大きいキャパシタ容量を実現し、信頼性
を低下させることなく高集積化を図った半導体記憶装置
を提供することを目的とする。
〔発明の概要）
本発明にかかる半導体記憶装置は、第５図の構造を基本
とし、その島状半導体領域のキャパシタ電極が対向する
側壁を階段状にしたことを特徴とする。
とし、その島状半導体領域のキャパシタ電極が対向する
側壁を階段状にしたことを特徴とする。
本発明によれば、キャパシタを構成する島状半導体領域
の側壁を階段状に形成することにより、大きい占有面積
を要することなく大きいキャパシタ面積を実現すること
ができる。また、階段状をなして次第に深く且つ狭くな
る素子分離溝の最深部に厚い分離用絶縁膜を設けること
により、隣接するメモリセルのキャパシタ間の分離は確
実に行なわれる。従って本発明によれば、信頼性が高く
且つ高集積化したｄＲＡＭが得られる。
の側壁を階段状に形成することにより、大きい占有面積
を要することなく大きいキャパシタ面積を実現すること
ができる。また、階段状をなして次第に深く且つ狭くな
る素子分離溝の最深部に厚い分離用絶縁膜を設けること
により、隣接するメモリセルのキャパシタ間の分離は確
実に行なわれる。従って本発明によれば、信頼性が高く
且つ高集積化したｄＲＡＭが得られる。
以下本発明の詳細な説明する。
第１図（ａ）〜（ｄ）は一実施例のｄ ＲＡ Ｍを示す
。（ａ）は平面図であり、（ｂ）、（Ｃ）および（ｄ）
はそれぞれ（ａ）のＡ−Ａ′。
。（ａ）は平面図であり、（ｂ）、（Ｃ）および（ｄ）
はそれぞれ（ａ）のＡ−Ａ′。
Ｂ−８−およびＣ−Ｃ′断面図である。これを製造工程
に従って説明すると、ｐ型Ｓ＋基板１の素子分離領域に
ＲＩＥにより溝を堀り、階段状の側壁２を有する長方形
パターンの複数の島状半導体領域を形成する。階段状溝
掘りの具体的な工程例は後述する。素子分離溝には、反
転防止のためのｐ＋型層４を形成し、素子分離用絶縁膜
３を埋込む。ｐ＋型層４は、キャパシタａ［以外の全て
のｎ出している階段状溝部に（第１図（Ｃ））、またキ
ャパシタ領域には清の最深部にのみ（第１図（ｄ））形
成される。また素子分離用絶縁Ｉ’ｌｌ ３としては、
ＭｏＳトランジスタのゲート電極が走る部分には溝が完
全に平坦になるように厚い絶縁膜３１が埋め込まれ（第
１図（Ｃ））、キャパシタが形成される部分では階段状
側壁２を露出させるよう最深部にのみ選択的に絶縁膜３
２が埋め込まれる（第１図（ｂ）（ｄ））。これは、一
旦素子分離溝に完全に絶縁膜を埋込み、その後キャパシ
タ領域の絶縁膜を一部エッチングして最深部にのみ所定
厚みの絶縁膜３２を残すようにすればよい。
に従って説明すると、ｐ型Ｓ＋基板１の素子分離領域に
ＲＩＥにより溝を堀り、階段状の側壁２を有する長方形
パターンの複数の島状半導体領域を形成する。階段状溝
掘りの具体的な工程例は後述する。素子分離溝には、反
転防止のためのｐ＋型層４を形成し、素子分離用絶縁膜
３を埋込む。ｐ＋型層４は、キャパシタａ［以外の全て
のｎ出している階段状溝部に（第１図（Ｃ））、またキ
ャパシタ領域には清の最深部にのみ（第１図（ｄ））形
成される。また素子分離用絶縁Ｉ’ｌｌ ３としては、
ＭｏＳトランジスタのゲート電極が走る部分には溝が完
全に平坦になるように厚い絶縁膜３１が埋め込まれ（第
１図（Ｃ））、キャパシタが形成される部分では階段状
側壁２を露出させるよう最深部にのみ選択的に絶縁膜３
２が埋め込まれる（第１図（ｂ）（ｄ））。これは、一
旦素子分離溝に完全に絶縁膜を埋込み、その後キャパシ
タ領域の絶縁膜を一部エッチングして最深部にのみ所定
厚みの絶縁膜３２を残すようにすればよい。
そしてキャパシタ領域となる各島状半導体１域の端部の
３つの側壁と上面に例えば固相拡散を利用してｎ型１１
５を形成し、その表面に熱酸化によりキャパシタ絶縁膜
５を形成して、第１層多結晶シリコン膜の堆積、パター
ニングによりキャパシタ電極７を形成する。この後、Ｍ
ｏＳトランジスタを形成する。即ち、熱酸化によりゲー
ト絶縁１１８を形成し、この上に第２！多結晶シリコン
膜の堆積、パターニングによりゲート電極９を形成し、
ＡＳのイオン注入によりソース、ドレインとなるｎ１型
１１０．１１を形成する。この後は図では省略したが、
通常の工程に従い全面をＣＶＤＩＩ化膜で覆い、コンタ
クト孔を開けてＡＲ配線を形成してｄＲＡＭが完成する
。ゲート電極９は一方向のメモリセルに共通に配設され
てこれがワード線となり、またワード線と直交する方向
のメモリセルについてドレインがＡ２配線により共通接
続されて、これがビット線となる。
３つの側壁と上面に例えば固相拡散を利用してｎ型１１
５を形成し、その表面に熱酸化によりキャパシタ絶縁膜
５を形成して、第１層多結晶シリコン膜の堆積、パター
ニングによりキャパシタ電極７を形成する。この後、Ｍ
ｏＳトランジスタを形成する。即ち、熱酸化によりゲー
ト絶縁１１８を形成し、この上に第２！多結晶シリコン
膜の堆積、パターニングによりゲート電極９を形成し、
ＡＳのイオン注入によりソース、ドレインとなるｎ１型
１１０．１１を形成する。この後は図では省略したが、
通常の工程に従い全面をＣＶＤＩＩ化膜で覆い、コンタ
クト孔を開けてＡＲ配線を形成してｄＲＡＭが完成する
。ゲート電極９は一方向のメモリセルに共通に配設され
てこれがワード線となり、またワード線と直交する方向
のメモリセルについてドレインがＡ２配線により共通接
続されて、これがビット線となる。
第２図（ａ）〜（ｆ）は、階段状側壁をもつ素子分離溝
の形成工程例を、第１図（ｂ）の断面について示す。先
ず＜ａンに示すように、基板１に素子領域を覆う第１の
フォトレジスト・マスク１２１を形成し、ＲＩＥにより
基板表面をエツチングして浅い溝を形成する。この溝に
は、次のＰＥＰ工程を容易にするために（ｂ）に示すよ
うに、ＣＶＤによる酸化ｌ１１１３１を埋め込んで平坦
化する。そして（Ｃ）に示すように、第１のマスク１２
ｘより優かに周辺を拡張した第２のフォトレジストマス
ク１２２を形成し、再度ＲＩＥを行って先に形成した溝
より深い溝を形成する。この溝は再び（ｄ）に示すよう
にＣＶＤによる酸化膜１３２を埋め込んで平坦化する。
の形成工程例を、第１図（ｂ）の断面について示す。先
ず＜ａンに示すように、基板１に素子領域を覆う第１の
フォトレジスト・マスク１２１を形成し、ＲＩＥにより
基板表面をエツチングして浅い溝を形成する。この溝に
は、次のＰＥＰ工程を容易にするために（ｂ）に示すよ
うに、ＣＶＤによる酸化ｌ１１１３１を埋め込んで平坦
化する。そして（Ｃ）に示すように、第１のマスク１２
ｘより優かに周辺を拡張した第２のフォトレジストマス
ク１２２を形成し、再度ＲＩＥを行って先に形成した溝
より深い溝を形成する。この溝は再び（ｄ）に示すよう
にＣＶＤによる酸化膜１３２を埋め込んで平坦化する。
そして（ｅ）に示すように、第２のマスク１２２より更
に周辺を拡張した第３のフォトレジスト・マスク１２３
を形成し、再度Ｒ１，Ｅを行って２回目の溝より深い溝
を形成する。こうして既に埋め込んだ酸化膜１３１．１
３２を除去すると、（ｆ）に示すように階段状側壁２を
もつ素子分離溝が形成される。
に周辺を拡張した第３のフォトレジスト・マスク１２３
を形成し、再度Ｒ１，Ｅを行って２回目の溝より深い溝
を形成する。こうして既に埋め込んだ酸化膜１３１．１
３２を除去すると、（ｆ）に示すように階段状側壁２を
もつ素子分離溝が形成される。
なお、反転防止用ｐ＋型層４は、第２図（ａ）（Ｃ）お
よび（ｆ）の段階でキャパシタ領域およびトランジスタ
領域以外には例えば斜めイオン注入を用いて形成される
。イオン注入の代わりに固相拡散を利用することもでき
る。そして第２図（ｆ）のように素子分離溝が形成され
た後、溝をＣｖＤ絶縁絶縁率坦に埋め込み、キャパシタ
電極形成領域についてこの絶縁膜を選択エツチングして
溝の最深部に所定厚みの絶縁膜を残すようにする。
よび（ｆ）の段階でキャパシタ領域およびトランジスタ
領域以外には例えば斜めイオン注入を用いて形成される
。イオン注入の代わりに固相拡散を利用することもでき
る。そして第２図（ｆ）のように素子分離溝が形成され
た後、溝をＣｖＤ絶縁絶縁率坦に埋め込み、キャパシタ
電極形成領域についてこの絶縁膜を選択エツチングして
溝の最深部に所定厚みの絶縁膜を残すようにする。
この実施例によれば、島状半導体ｆＲｊ４の端部の３つ
の階段状側壁と上面の一部を利用してＭＯＳキャパシタ
が形成されるから、垂直壁のみを利用する従来の構造に
比べて小さい占有面積で大きいキャパシタ容量を実現す
ることができる。また隣接するメモリセルのキャパシタ
間の分離は、溝の最深部に埋め込まれた絶縁膜３２とそ
の下のｐ＋型Ｍ４により確実に行なわれ、キャパシタ領
域に素子弁＋ｍ領域の基板界面より深い溝を形成する構
造に比べてバンチスルーなどが生じ難くなっている。従
って信頼性の高い、高集積化ｄ ＲＡ Ｍ 、？ｌ＜得
られる。
の階段状側壁と上面の一部を利用してＭＯＳキャパシタ
が形成されるから、垂直壁のみを利用する従来の構造に
比べて小さい占有面積で大きいキャパシタ容量を実現す
ることができる。また隣接するメモリセルのキャパシタ
間の分離は、溝の最深部に埋め込まれた絶縁膜３２とそ
の下のｐ＋型Ｍ４により確実に行なわれ、キャパシタ領
域に素子弁＋ｍ領域の基板界面より深い溝を形成する構
造に比べてバンチスルーなどが生じ難くなっている。従
って信頼性の高い、高集積化ｄ ＲＡ Ｍ 、？ｌ＜得
られる。
第３図は本発明の他の実施例のｄＲＡＭを第１図（１）
）の断面に対応させて示したものである。
）の断面に対応させて示したものである。
この実施例では、キャパシタ電極７にＭｏＳトランジス
タのゲート電極９を一部重ねるようにして、ソース領域
のｎ＋型層を省略している。それ以外は先の実施例と同
様である。この実施例によっても先の実施例と同様の効
果が得られる他、電極を重ねることでビット当りの占有
面積がより小さくなり、ｄＲＡＭの一層の高密度化が図
られるという効果が得られる。
タのゲート電極９を一部重ねるようにして、ソース領域
のｎ＋型層を省略している。それ以外は先の実施例と同
様である。この実施例によっても先の実施例と同様の効
果が得られる他、電極を重ねることでビット当りの占有
面積がより小さくなり、ｄＲＡＭの一層の高密度化が図
られるという効果が得られる。
第４図は更に他の実施例のｄＲＡＭを第１図（ｂ）の断
面に対応させて示したものである。この実施例では基板
１を高濃度のｐ＋型Ｓ１基板１１とこれと同じ導電型の
低濃度ｐ型層１２との積層構造としている。そして素子
分離溝の最深部がｐ１型基板１１に達するように形成さ
れている。
面に対応させて示したものである。この実施例では基板
１を高濃度のｐ＋型Ｓ１基板１１とこれと同じ導電型の
低濃度ｐ型層１２との積層構造としている。そして素子
分離溝の最深部がｐ１型基板１１に達するように形成さ
れている。
この実施例の場合は、溝底部に反転防止用のｐ＋型層を
形成する工程が不要となる。
形成する工程が不要となる。
本発明は上記した実施例に限られるものではない。例え
ば、キャパシタ領域に形成されるｎＲ：！層５は、若干
キャパシタ容量が小さくなるが、省略することが可能で
ある。また各部の導電型を実施例と逆にすることも可能
である。更に実施例では素子分ＩＩＩ溝を形成する工程
例として浅い溝部分から順次深い溝を形成していく例を
挙げたが、これと逆に先ず小さい窓のマスクを用いてＲ
ＩＥを行い、順次マスクの窓を大きくして複数回のＲＩ
Ｅを行うことにより、実施例と同様に階段状側壁を形成
することができる。この場合には、各ＲＩＥ工程の後に
溝を平坦化する工程が不要となる。その池水発明は、そ
の趣旨を透設しない範囲で更に種々変形して実施するこ
とができる。
ば、キャパシタ領域に形成されるｎＲ：！層５は、若干
キャパシタ容量が小さくなるが、省略することが可能で
ある。また各部の導電型を実施例と逆にすることも可能
である。更に実施例では素子分ＩＩＩ溝を形成する工程
例として浅い溝部分から順次深い溝を形成していく例を
挙げたが、これと逆に先ず小さい窓のマスクを用いてＲ
ＩＥを行い、順次マスクの窓を大きくして複数回のＲＩ
Ｅを行うことにより、実施例と同様に階段状側壁を形成
することができる。この場合には、各ＲＩＥ工程の後に
溝を平坦化する工程が不要となる。その池水発明は、そ
の趣旨を透設しない範囲で更に種々変形して実施するこ
とができる。
第１図（ａ）〜（ｄ）は本発明の一実施例のｄＲＡＭを
示す図、第２図（ａ）〜＜ｆ）はその素子分離溝の形成
工程を示す図、第３図および第４図は他の実施例のｄＲ
ＡＭを示す図、第５図は従来のｄＲＡＭを示す図である
。 １・・・ｐ型５ｉ基板、２・・・階段状側壁、３１゜３
２・・・素子分離用絶縁膜、４・・・反転防止用ｐ＋型
層、５・・・ｎ型層、６・・・キャパシタ絶縁膜、７・
・・キャパシタ電極、８・・・ゲート絶縁膜、９・・・
ゲート電極、１０．１１・・・ｎ＋型層。 出願人代理人 弁理士 鈴江武彦 ノ１−４ζ＋ｒツア１ 第１図 第３図 第４図 第５図
示す図、第２図（ａ）〜＜ｆ）はその素子分離溝の形成
工程を示す図、第３図および第４図は他の実施例のｄＲ
ＡＭを示す図、第５図は従来のｄＲＡＭを示す図である
。 １・・・ｐ型５ｉ基板、２・・・階段状側壁、３１゜３
２・・・素子分離用絶縁膜、４・・・反転防止用ｐ＋型
層、５・・・ｎ型層、６・・・キャパシタ絶縁膜、７・
・・キャパシタ電極、８・・・ゲート絶縁膜、９・・・
ゲート電極、１０．１１・・・ｎ＋型層。 出願人代理人 弁理士 鈴江武彦 ノ１−４ζ＋ｒツア１ 第１図 第３図 第４図 第５図
Claims (3)
- （１）基板の素子分離領域に溝を堀り、溝で囲まれた複
数の島状半導体領域に一個のＭＯＳトランジスタと一個
のキャパシタからなるメモリセルを集積形成して構成さ
れ、かつ前記キャパシタは前記島状半導体領域の側壁に
絶縁膜を介してキャパシタ電極を対向させて構成された
半導体記憶装置において、前記島状半導体領域の前記キ
ャパシタ電極が対向する側壁を階段状としたことを特徴
とする半導体記憶装置。 - （２）前記島状半導体領域は長方形パターンに形成され
、前記キャパシタはその長手方向端部の３つの側壁と上
面に絶縁膜を介してキャパシタ電極を対向させて構成さ
れている特許請求の範囲第１項記載の半導体記憶装置。 - （３）前記基板は高濃度半導体基板にこれと同導電型の
低濃度半導体層が積層されて構成され、階段状側壁をも
つて形成される溝の最深部が前記高濃度半導体基板に達
する深さに形成されている特許請求の範囲第１項記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255292A JPH0685425B2 (ja) | 1985-11-14 | 1985-11-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255292A JPH0685425B2 (ja) | 1985-11-14 | 1985-11-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114263A true JPS62114263A (ja) | 1987-05-26 |
| JPH0685425B2 JPH0685425B2 (ja) | 1994-10-26 |
Family
ID=17276734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255292A Expired - Fee Related JPH0685425B2 (ja) | 1985-11-14 | 1985-11-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685425B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04162566A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体記憶装置 |
| US5155059A (en) * | 1988-03-15 | 1992-10-13 | Kabushiki Kaisha Toshiba | Method of manufacturing dynamic RAM |
-
1985
- 1985-11-14 JP JP60255292A patent/JPH0685425B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155059A (en) * | 1988-03-15 | 1992-10-13 | Kabushiki Kaisha Toshiba | Method of manufacturing dynamic RAM |
| JPH04162566A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685425B2 (ja) | 1994-10-26 |
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