JPS6211438B2

JPS6211438B2 -

Info

Publication number: JPS6211438B2
Application number: JP12762579A
Authority: JP
Inventors: Tsunesuke Takahashi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-10-02
Filing date: 1979-10-02
Publication date: 1987-03-12
Also published as: JPS5651083A

Description

【発明の詳細な説明】本発明はメイジヤ・マイナ構成のメモリチツプ
を用いた循環アクセス記憶装置、具体的には磁気
バブル記憶装置に係る。

メイジヤ・マイナ構成は単一ループメモリ構成
に比べてアクセス時間を小さくするだけでなく、
欠陥を許容して、チツプ歩留りを向上させる利点
がある。しかし、磁気バブル記憶装置において
は、駆動周波数が余り高くないので、記憶容量の
増大と共に、マイナループのビツト長が大きくな
り、アクセス時間もきわめて大きくなつてしま
う。

そこで、マイナループを複数サブループに分割
し、それらをスワツプゲートで結合して、アクセ
ス頻度の高いデータブロツクあるいはそれを集め
たデータセグメントをメイジヤループまたはメイ
ジヤラインに近いサブループに記憶させて、見掛
け上のアクセス時間を大巾に減少させる方式が特
願昭48−78998号（特開昭50−28238号公報）の
「循環アクセスメモリ装置」の中で提案されてい
る。しかし、そこではアドレス制御をどう行うか
を示していない。

従来からの慣習に従うならば、各時刻にスワツ
プゲートを通過しつつあるデータセグメントのア
ドレスを表示する記憶手段を用い、参照アドレス
のデータセグメントが複数サブループのいずれに
あるかを調べ、アドレスマツチのあつた時にスワ
ツプゲートを開いて、参照アドレスのデータセグ
メントをメイジヤラインまたはメイジヤ・ループ
に近い方のサブループへ移すようなアドレス制御
が使われると想像されるが、これを実現する回路
は非常に複雑で、高価になる欠陥を有する。

本発明の目的はごく簡単な回路で上記にのべた
ようなアドレス制御を行う技術を提供することに
ある。

そこで、本発明は以下のように構成される。す
なわち、各マイナループが複数サブループに分割され、
それらがスワツプゲートで結合されたメイジヤ・
マイナ構成のメモリチツプを用いる循環アクセス
記憶装置において、メイジヤ・ループまたはメイ
ジヤ・ラインに最近接する０番目サブループに記
憶されるデータセグメントのアドレス信号保持手
段と、これにつながる参照アドレスとの比較手段
と、ｊ番目（ｊ＝１，２，…，Ｎ）サブループに
対して、０番目サブループとのビツト長の比を最
大値とした０番目サブループの巡回数をカウント
するｊ番目計数手段と、Ｎ個の計数手段が共に最
大値あるいは最小値を示し、且つ、前記比較手段
が不一致出力を示している期間に前記スワツプゲ
ートを一斉にオンにして、各サブループを１つの
ループへ連結させるスワツプ制御手段と、前記比
較出段の出力が一致になるまでの間、前記０番目
サブループの巡回数によつて前記アドレス信号保
持手段をインクリメントし、さらに前記巡回数計
数手段の内容を最大値または最小値へリセツトす
る帰還制御手段とを備えた循環アクセス記憶装置
である。

以下図面に従つて本発明の更に詳細な説明を行
う。

第１図は本発明に用いるメモリチツプの構成図
である。この図ではメイジヤ・マイナ構成の各マ
イナループが３つのサブループ、すなわち、メイ
ジヤ・ライン１０にもつとも近い方から０番目サ
ブループ１２、１番目サブループ１４、２番目サ
ブループ１６に分割され、スワツプゲート１３と
１５によつて結合されている。スワツプゲート１
３と１５はオフの時に閉じて３つのサブループを
弧立化させ、オンの時に開いて１つのループへ連
結させる機能を持つとする。サブループ１２′，
１４′と１６′はインデクス・アドレスや欠陥情報
を格納するハウスキーピング用であり、これらも
スワツプゲート１３と１５によつて結合されてい
る。

リード・ライト動作のための検出器Ｄ、消去器
Ａ、発生器Ｇを備えたメイジヤライン１０はスワ
ツプリプリケータ１１を介して第０サブループ１
２へ、スワツプリプリケータ１１′を介して０番
目サブループ１２′へ接続されている。メイジヤ
ライン１０、サブループ１２，１２′，１４，１
４′，１６及び１６′におけるデータは同期して矢
印の方向へ移動するとし、さらに、複数本の０番
目サブループ１２あるいは１番目サブループ１４
あるいは２番目サブループ１６の中のデータビツ
トは同期して並列に移動し、スワツプリプリケー
タ１１では１列のデータビツトをデータブロツク
の単位としてメイジヤループ１０へ送り出された
り、メイジヤループ１０から送り込まれたりす
る。勿論、スワツプ・リプリケータ１１はトラン
スフア・ゲートであつてもよく、リードライトの
ためのメイジヤラインと０番目サブループ１２間
のデータの入出力をうまく行えるゲートであれば
よい。

このようなメモリチツプでのリード動作はスワ
ツプ・リプリケータ１１を働かせるタイミングを
選択することによつて０番目サブループ１２の中
を移動する特定アドレスのデータブロツクのコピ
ーをメイジヤ・ライン１０の上へ導き出し、検出
器Ｄへ送り届けることによつて達成される。

ライト動作は発生器Ｇで作り出される新データ
ブロツクをメイジヤライン１０に沿つてスワツ
プ・リプリケータ１１へ進め、そこで０番目サブ
ループ中の特定アドレスの旧データ・ブロツクと
入替えることによつて達成される。勿論、スワツ
プリプリケータ１１で特定アドレスの旧データブ
ロツクとの入替えをうまく行うには、予め新デー
タブロツクの用意するタイミングも旧データブロ
ツクの位置に合わせて決めておく必要がある。入
替えの後で、メイジヤ・ライン１０の上に残る旧
データブロツクはメイジヤ・ライン１０に沿つて
消去器Ａへ送られ、そこで消去される。

以上のリード・ライト動作は指定アドレスのデ
ータブロツクが０番目サブループ１２の中にある
場合におけるものである。指定アドレスのデー
タ・ブロツクが０番目サブループ１２の中にない
場合には上記のリード・ライト動作の前に、その
データブロツクを１番目または２番目サブループ
１４，１６から０番目サブループ１２へ移す必要
がある。その時に、スワツプゲート１３や１５で
のデータブロツクの入替えを、１データブロツク
ずつでなく、複数データブロツクから成るデータ
セグメントを単位として交換する方がアドレス管
理を楽にする。ここでは、０番目サブループ１２
に入れられるデータブロツクをデータセグメント
の単位とする。

データセグメントの交換を行う際に、参照アド
レスのデータセグメントが１番目または２番目サ
ブループ１４，１６でそれぞれスワツプゲート１
３，１５を通過しつつあるタイミングを検出し
て、スワツプゲート１３，１５を働かせ、参照ア
ドレスのデータセグメントをＤ番目サブループ１
２の方へ移して行くことを優先するとそれまでに
０番目サブループ１２に貯えられていたデータセ
グメントが１番目または２番目のサブループ１
４，１６の中のどこに戻されるかが不定になり、
データセグメントの配列は始めのアドレス順でな
い。そのために、各アドレスのデータセグメント
の記憶位置を監視するアドレス記憶手段の構成が
非常に複雑になつてしまう。

そこで、本発明では、０番目サブループ１２に
貯えられていたデータセグメントを初めのアドレ
ス順序の位置に戻すことを優先させ、その後で、
参照アドレスのデータセグメントを０番目サブル
ープ１２へ残すアドレス制御方式を提案してい
る。これによれば、アドレス制御回路が第２図の
ように簡潔に実現される。

第２図に示す本発明のアドレス制御回路は０番
目サブループ１２の中のデータセグメントのアド
レス信号保持手段（SAC）２１と、これにつな
がる比較手段（CMP）２２と、０番目サブルー
プ巡回数の計数手段（K₁CT，K₂CT）２３と、
比較手段２２と計数手段２３の結果に応動するス
ワツプ制御手段２４と、アドレス信号保持手段２
１の内容をインクリメントする帰還制御手段２５
とから成つている。

参照アドレスは端子SA１，SA２から入力さ
れ、そのアドレスのデータセグメントが０番目サ
ブループ１２の中にあれば、そのアドレス信号が
SACの中に設定されているので、CMPは一致出
力（“０”とする）を出力する。この結果、AND
ゲートＧ１，Ｇ３がオフになるので、フリツプフ
ロツプFFの出力が“０”のままであり、スワツ
プゲート１３，１５の駆動タイミングパルス発生
器TPGが働かない。これが働かないとANDゲー
トＧ２を介してSACの内容も変化しないように
してある。Ｇ３がオフである時には計数手段２３
の中のカウンタK₁CTとK₂CTの内容は“０”に
リセツトされず、端子CLKからシフトクロツク
を受けて０番目サブループ１２の巡回数をカウン
トする計数器SBCから出力される一巡回毎のパル
スを受けて常にインクリメントされる。ここに、
カウンタK₁CTとK₂CTは１番目と２番目サブル
ープを対応して存在し、その計数最大値は０番目
サブループとのビツト長の比K₁，K₂であり、第
１図では共に４である。K₁とK₂が同一である時
にはカウンタK₂CTをカウンタK₁CTで代用でき
るが、ここでは一般性を考えて別々に設けてい
る。

もし参照アドレスのデータセグメントが０番目
サブループ１２の中にないならば、CMPは不一
致出力（“１”とする）を出力する。これによ
り、ANDゲートＧ１とＧ３がオンになり、カウ
ンタK₁CTとK₂CTの出力が共に最大値４までイ
ンクリメントされた時にゲートＧ１の出力が
“１”になり、フリツプフロツプFFの出力も
“１”になる。この状態はCMPから一致出力
“０”が来るまで保持され、その期間に亘つてス
ワツプゲート１３と１５を働かせるタイミングパ
ルス発生器TPGが動作する。TPGが動作してい
る期間にはゲートＧ２がオンになる。したがつて
SBCから発生されるパルスがゲートＧ２を通つて
SACへ、さらにゲートＧ３を通つてカウンタ
K₁CTやK₂CTへ入力される。この結果、SACの
内容は１パルス毎に順次インクリメントされ、端
子SA１，SA２から与えられる参照アドレスに一
致するまで変更される。一方、カウンタK₁CTや
K₂CTはゲートＧ３を通つて来るパルスによつて
最大値４へリセツトされ、CMPから一致出力が
来るまで続く。この時間はデータがサブループ１
２，１４，１６を連結した大メモリループを高々
一周する時間である。

以上の動作を第１図でのデータセグメントの動
きと対応をつけて説明するならば、以下のように
なる。まず、０番目サブループの中のデータセグ
メントを参照する時にはスワツプゲートでのデー
タセグメントの交換は不要であり、したがつて、
スワツプゲート駆動のためのTPGを働かさない
ようにし、かつ、SACの内容を変えないように
する。ただし、０番目サブループの中のデータセ
グメントに属する任意のデータブロツクをアクセ
スする時に、１番目や２番目サブループの中のデ
ータセグメントが同期して移動してしまうので、
それを追跡するためにカウンタK₁CTやK₂CTを
SBCから来るパルスによつて常に動作させてい
る。

次に、０番目サブループの中にないデータセグ
セントを参照する時には、カウンタK₁CTや
K₂CTが最大値の時に０番目、１番目、２番目の
サブループ１２，１４，１６においてデータセグ
メントが順序よく並ぶのでその時刻をゲートＧ１
で検出し、その結果をフリツプフロツプFFでホ
ールドし、その後はアドレスマツチがあるまで
TPGを動作させる。これはスワツプゲート１３
と１５を開き放しにして、３つのサブループ１
２，１４，１６を１つの大きなメモリループの形
に連結することに対応する。この時のデータセグ
メントの配列はSACに用いるアドレスカウンタ
の計数順序に対応する。大きなメモリループにそ
つてデータセグメントを移動させる時の０番目サ
ブループ１２の位置のデータセグメントのアドレ
スはSBCの出力パルスによつてインクリメントさ
れるSACの内容に一致する。このことを用い
て、SACの内容が参照アドレスに一致するまで
SAC〜SBCの出力を送つてSACの内容を順次に
更新する。この時にカウンタK₁CTとK₂CTの内
容をリセツトし続けて、サブループ１２，１４，
１６におけるデータセグメントのアドレスがカウ
ンタの計数順序に並んだイニシヤル状態にあるこ
とを保持する。

参照アドレスのデータブロツクが大きなメモリ
ループに沿つて０番目サブループ１２の位置を通
過する時に、SACの内容が参照アドレスに一致
し、CMPの出力が“１”から“０”へ戻る。そ
の結果、TPGが停止して、スワツプゲート１３
と１５の駆動が終了し、３つのサブループ１２，
１４，１６が１つの大きなメモリループへの連結
を終え、別々の小さなサブループに戻る。これと
共に、SACの内容が変化しないようになり、カ
ウンタK₁CTやK₂CTの最大値へのリセツトも終
了する。その後のカウンタK₁CTとK₂CTはイニ
シヤル状態からのずれの大きさを計数し続ける。

なお、電源投入後はスワツプゲート１３と１５
を開いたままで、ハウスキーピング用サブループ
１２′，１４′，１６′の中からインデクスアドレ
スを読み取り、それによつてSACやSBCやK₁CT
とK₂CTのイニシヤルセツトを行うものとする。

第３図はデータセグメントの交換の説明図であ
つて、第３図ａは従来例を、第３図ｂは本発明の
一例を示している。いずれも、状態では０番目
サブループ３２にＡのデータセグメントがあり、
それを基準に、スワツプゲート３３と３５を同時
に開いた時に全データセグメンが時計廻りでアル
フアベツト順に並んでいる。スワツプゲート３３
と３５を閉じたままで、Ａのデータセグメントを
０番目サブループ３２の中で２周させるようなア
クセスをすると、いずれも、状態は状態に変
わつてしまう。さらに、０番目サブループ３２の
中のデータを２周させると元の状態に戻る。

第３図ａではＣのデータセグメントを参照しよ
うとすると、状態から状態へ移してから、ス
ワツプゲート３３を開き、Ｃのデータセグメント
を０番目サブループ３２の位置へ進めると、状態
のようになる。この後でスワツプゲート３３を
閉じてから、０番目サブループ３２の中のデータ
を１巡させると、状態が求まる。これを状態
を比べると、ＣとＡのデータセグメントが入替つ
ただけである。しかし、スワツプゲート３３と３
５を開いた時のデータセグメントの配列がアルフ
アベツト順でなくなつている。このことはアドレ
ス制御を困難にする。

第３図ｂでは、状態からＣのデータセグメン
トを参照する時でも、状態に戻してから、スワ
ツプゲート３３と３５を一斉に開いて、状態の
ようにする。次にデータセグメントの配列順序を
変えないでＣのデータセグメントを０番目ループ
３２の位置へ移し、状態にする。その後に、２
つのスワツプゲートを閉じて、状態にする。こ
れを状態と比べると、スワツプゲート３３と３
５を開いた時のデータセグメントの配列が常にア
ルフアベツト順に戻れるため、アドレス制御が楽
になる。

以上にのべたように、本発明では０番目サブル
ープ１２に貯えられていたデータセグメントを連
結した大メモリループの元のアドレス順序の位置
に戻すことを優先させ、その後で参照アドレスの
データセグメントを０番目サブループ１２へ導き
入れるアドレス制御方式を採用しているために、
アドレス制御回路が第２図に示すように簡潔に構
成でき、従来の慣習に従つた時に起る制御回路の
複雑で高価になる欠陥を容易に解決できる。

なお、以上の説明では各マイナループが３分割
された例を示したが、本発明は２個以上いくつの
サブループに分割されても適用可能である。ま
た、データセグメントのサイズを０番目サブルー
プ１２の中の全データ・ブロツクであるとしてき
たが、もつと小さく分けられていてもSACをシ
フトレジスタ型記憶手段にするだけでよく、以上
の記述は何ら本発明の請求範囲を限定するもので
はない。

【図面の簡単な説明】

第１図は本発明に用いられるメモリチツプを示
す略線図、第２図は本発明におけるアドレス制御
回路の一例を示すブロツク図、第３図はデータセ
グメントの交換のしかたを説明する図でａは従来
例の場合、ｂは本発明の場合である。１０…メイジヤ・ライン、１１，１１′…スワ
ツプリプリケータ、１２，１４，１６，１２′，
１４′，１６′，３２，３４，３６…サブループ、
１３，１５，３３，３５…スワツプゲート、２１
…アドレス信号保持手段、２２…比較手段、２３
…計数手段、２４…スワツプ制御手段、２５…帰
還制御手段。

Claims

【特許請求の範囲】

１各マイナループが複数サブループに分割さ
れ、それらがスワツプゲートで結合されたメイジ
ヤ・マイナ構成のメモリチツプを用いる循環アク
セス記憶装置において、メイジヤループまたはメ
イジヤ・ラインに最近接する０番目サブループに
記憶されるデータセグメントのアドレス信号保持
手段と、これにつながる参照アドレスとの比較手
段と、ｊ番目（ｊ＝１，２，…，Ｎ）サブループ
に対して０番目サブループとのビツト長の比を最
大値とした０番目サブループの巡回数をカウント
するｊ番目計数手段と、Ｎ個の計数手段が共に最
大値あるいは最小値を示し、かつ、前記比較手段
が不一致出力を示している期間に前記スワツプゲ
ートを一斉にオンにして各サブループを１つのル
ープへ連結させるスワツプ制御手段と、前記比較
手段の出力が一致になるまでの間、前記０番目サ
ブループの巡回数によつて前記アドレス信号保持
手段をインクリメントし、さらに前記巡回数計数
手段の内容を最大値または最小値へリセツトする
帰還制御手段とを備えたことを特徴とする循環ア
クセス記憶装置。