JPS62117797U - - Google Patents
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- Publication number
- JPS62117797U JPS62117797U JP442086U JP442086U JPS62117797U JP S62117797 U JPS62117797 U JP S62117797U JP 442086 U JP442086 U JP 442086U JP 442086 U JP442086 U JP 442086U JP S62117797 U JPS62117797 U JP S62117797U
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- JP
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- 230000015654 memory Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
第１図は本発明の実施例を示すブロツク図、第
２図は従来のマイクロコンピユータシステムのブ
ロツク図である。 １……ＣＰＵ、２……コントロール回路、３１
〜３ｎ……ＦＩＦＯメモリ、４……メモリ、９…
…ＦＩＦＯメモリ、である。
２図は従来のマイクロコンピユータシステムのブ
ロツク図である。 １……ＣＰＵ、２……コントロール回路、３１
〜３ｎ……ＦＩＦＯメモリ、４……メモリ、９…
…ＦＩＦＯメモリ、である。
補正 昭６１．４．２６
図面の簡単な説明を次のように補正する。
明細書第７頁１５行目「発明」を「考案」に訂
正する。
正する。
Claims (1)
- 【実用新案登録請求の範囲】 １個又は複数個のＦＩＦＯメモリを接続して成
り、 初段のメモリからデータ入力可信号が出力され
るとき、この初段のメモリにデータを入力し、 この入力データをクロツク信号により転送する
ように成し、 最終段のメモリからデータ出力可信号が出力さ
れるとき、この最終段のメモリから上記データの
入力に対して非同期でデータを取り出すようにし
たデータ転送装置において、 上記初段のメモリの前段に少くとも１個のＦＩ
ＦＯメモリを設けて、このメモリにデータを入力
するようにしたことを特徴とするデータ転送装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP442086U JPS62117797U (ja) | 1986-01-16 | 1986-01-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP442086U JPS62117797U (ja) | 1986-01-16 | 1986-01-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62117797U true JPS62117797U (ja) | 1987-07-27 |
Family
ID=30785070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP442086U Pending JPS62117797U (ja) | 1986-01-16 | 1986-01-16 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62117797U (ja) |
-
1986
- 1986-01-16 JP JP442086U patent/JPS62117797U/ja active Pending
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