JPS62119049A - プリンタ／プロツタバツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は印写装置等のデータバッファ回路に関し、更に
詳述すれば、文字コードにより文字パターンを指定して
文字情報を印写するためのプリンタハソファ回路と、パ
ターンをドツトで表すラスタデータとして印写するため
のプロッタバッファ回路の両方の機能を有するデータバ
ッファ回路、即ちプリンタ／プロッタバッファ回路に関
する。

〔従来技術〕

従来の印写装置においては、文字コードにより文字パタ
ーンを指定して文字情報を印写するためのプリンタバッ
ファと、パターンをドツトパターンの形で表したラスタ
データにて画像情報を印写するためのプロッタバッファ
の双方を別個に備えるか、あるいは一つのバッファをＩ
１０ボートを介して切換えることにより、両者のいずれ
かの機能を発揮するようにして使用していた。

〔発明が解決しようとする問題点〕

しかし、前者の場合には、個別に二つのメモリが必要で
あるため部品数の増加、装置の大型化及びコストアップ
等を招来し、後者の場合には、特にダイレクト・メモリ
・アクセスにて高速処理を行うに際してハードウェア的
にもソフトウェア的にも複雑な構成となることは避けら
れず、製品化の際のコスト上昇及び信頼性の低下を招く
結果となっていた。

〔問題点を解決するための手段〕

本発明はこのような事情に鑑みてなされたものであり、
ラスタデータと文字コードデータそれぞれにそのデータ
が文字コードデータであるかを弁別可能なアドレスを付
してバッファメモリに記憶させ、バッファメモリからの
読出しに際しては読出すべきデータのアドレスが与えら
れるとそのアドレス信号をアドレスデコーダにて弁別し
、これに基づいて自動的にプリンタバッファまたはプロ
ッタバッファとしての機能が切換えられて発揮されるよ
うに構成して前述の如き難点の解消を図ったプリンタ／
プロフタバッファ回路の提供を目的とする。

本発明にかかるプリンタ／プロッタバッファ回路は、パ
ターンをドツトで表すラスタデータ、及び文字コードデ
ータを記憶する第１のメモリと、該第１のメモリから出
力されるデータが入力され、文字コードデータに対応す
る文字パターンデータを出力する第２のメモリと、前記
第１のメモリと読出しデータの転送を行うデータバスと
の間に介装された第１のゲート回路と、前記第２のメモ
リと読出しデータの転送を行うデータバスとの間に介装
された第２のゲート回路と、前記第１のメモリに割付け
られたアドレスを二種類に弁別して第１及び第２のチッ
プセレクト信号を発生するアドレスデコーダと、第１の
チップセレクト信号と読出信号とが与えられた場合に、
第１のゲート回路を開門して第１のメモリに記憶してあ
るラスタデータを読出して前記データバスに出力させる
回路と、第２のチップセレクト信号と読出信号とが与え
られた場合に、第２のゲート回路を開門して第１のメモ
リに記憶してある文字コードデータを読出し、これを第
２のメモリに与えてこのデータに対応する文字パターン
データを前記データバスに出力させる回路とを備えたこ
とを特徴とする。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係るプリンタ／プロッタバッファ回路
の構成を示すブロック図である。

図中１は第１のメモリであるバッファメモリであり、Ｒ
ＡＭ（ランダム・アクセス・メモリ）を使用している。

このバッファメモリ１には、そのアドレス入力端子ＡＤ
ＤＲＥＳＳにアドレスバスＡＢからアドレスが、チップ
セレクト信号入力端子Ｃ３にチップセレクト信号が、そ
してメモリライト信号入力端子−Ｒにメモリライト（書
込み）信号ＭＷＲがそれぞれ与えられる。

このバッファメモリ１へのデータの入力及び記憶された
データの出力はデータ入出力端子ＤＡＴＡを介して行わ
れる。そしてこのデータ入出力端子ＤＡＴＡはバスを介
して、ゲート回路として機能するトライ・ステート・バ
ッファ３，４及び第２のメモリであるＲＯＭ２のアドレ
ス入力端子ＡＤ［］ＲＥＳＳに接続されている。

第２図は本発明回路が組込まれる装置全体のメモリマツ
プである。第２図に示す如く、全体のメモリ領域は複数
の領域に分割されており、それぞれはチップセレクト信
号Ｃ５Ｉ、　Ｃ５２・・・Ｃ５ａ・・・Ｃ３ｂ・・・Ｃ
３ｎにて特定されアクセスされるメモリ等に割当てられ
ている。そして、これらの各メモリ領域の内、チップセ
レクト信号Ｃ３ａにてアクセスされる領域とチップセレ
クト信号Ｃ３ｂにてアクセスされる領域は後述する如く
いずれも上述のバッファメモリ１の記憶領域に割付けら
れている。具体的には、アドレス信号はチップセレクト
信号に対応する部分、たとえばその上位ビット、と記憶
領域を示す部分、たとえばその下位ビットとから構成さ
れており、チップセレクト信号Ｃ３ａにてアクセスされ
る領域のアドレス信号とチップセレクト信号Ｃ３ｂにて
アクセスされる領域のアドレス信号とは同一のバッファ
メモリ１の記憶領域のアドレスを指定する。従って、見
掛は上は同一のバッファメモリ１に対して、記憶位置を
表す下位ビットが同一でチップセレクト信号に対応する
上位ビットのみが異なる二通りのアドレスが割当てられ
ている状態になっている。換言すれば、バッファメモリ
１の同一のアドレスに記憶されているデータは、上位ビ
ットが異なる二通りのアドレス信号、具体的には上位ビ
ットによりチップセレクト信号Ｃ５ａが弁別されるアド
レス信号とチップセレクト信号Ｃ３ｂが弁別されるアド
レス信号の両アドレス信号にてアクセスが可能である。

そして、本発明回路においては、パターンをドツトで表
すラスタデータにはチップセレクト信号Ｃ３ａが弁別さ
れる上位ビットを有するアドレス信号が付され、文字コ
ードデータにはチップセレクト信号Ｃ３ｂが弁別される
上位ビットを有するアドレス信号がそれぞれ付されてい
る。

トライ・ステート・バッファ３及び４は、それぞれイネ
ーブル信号が与えられた場合にのみ一方向への信号を通
過させるように構成されており、それぞれデータバスＤ
Ｂと接続されている。具体的には、トライ・ステート・
バッファ３はイネーブル信号が与えられた場合に、バッ
ファメモリ１から出力されたデータをデータバスＤＢへ
出力し、トライ・ステート・バッファ４は同じくイネー
ブル信号が与えられた場合に、データバスＤＢからの信
号をバッファメモリ１に入力する方向にそれぞれ通過さ
せる。

データバスＤＢは印写ヘッド等に接続されており、バッ
ファメモリ１から出力されたデータがこのデータバスＤ
Ｂを介してこの印写ヘッド等に転送されることにより、
データの印写等が行われる。

第２のメモリであるＲＯＭ　（読出し専用メモリ）２は
キャラクタジェネレータとして使用されている。

叩ち、１２０Ｍ２には種々の文字パターンが記憶されて
おり、バッファメモリ１から出力されるデータがアドレ
ス信号として与えられる。そしてこの１７０Ｍ２は与え
られたアドレス信号に対応するアドレスに記憶している
文字パターンのデータをデータ出力端子ＤＡＴＡからト
ライ・ステート・バッファ５に出力する。

トライ・ステート・バッファ５は前述のトライ・ステー
ト・バッファ３，４と同様の機能を有しており、イネー
ブル信号が与えられた場合に、ＲＯＭ２から出力された
データ（文字パターン）の信号をデータバスＤＢへ出力
する。

アドレスデコーダ６は、アドレスバスＡＢから与えられ
るアドレスをその値に応じてデコードして対応するチッ
プセレクト信号を出力する。これらのチップセレクト信
号の内、ラスタデータに付されるアドレスに対応するチ
ップセレクト信号Ｃ５ａはＯＲゲート７及びＡＮＤゲー
ト９それぞれの一方の入力端子に、文字コードデータに
付されるアドレスに対応するチップセレクト信号Ｃ３ｂ
はＯＲゲート７の他方の入力端子及びＡＮＤゲート１０
の一方の入力端子にそれぞれ与えられている。

ＯＲゲート７の出力は、バッファメモリ１のチップセレ
クト信号入力端子Ｃ３及びＡＮＤゲート８の一方の入力
端子に与えられている。このＡＮＤゲート８の他方の入
力端子にはメモリライト（Ｗ込み）信号ＭＷＲが与えら
れ、その出力は書込み信号としてへソファメモリ１のラ
イト信号入力端子ｌに、またイネーブル信号としてトラ
イ・ステート・バッファ４にそれぞれ与えられている。

ＡＮＤゲート９の他方の入力端子には、メモリリーじ（
読込み）信号ＭＲＤが与えられ、その出力ばイネーブル
信号としてトライ・ステー１−・バッファ３に与えられ
ている。

ＡＮＤゲート１０の他方の入力端子には、上述のメモリ
リード信号ＭＩ？Ｄが与えられ、その出力はイネーブル
信号としてトライ・ステート・バッファ５に与えられて
いる。

以上のように構成された本発明のプリンタ／ブロックバ
ッファ回路の動作について以下に説明する。

まずバッファメモリ１へのデータの書込みは以下の如く
行われる。この場合にはメモリライト信号ＭＷＲが１”
とされ、また記憶されるべきデータがラスタデータであ
るか文字コードデータであるかにより、上位ビットがチ
ップセレクト信号ＣＳａまたはＣ８ｂに対応するアドレ
ス信号が最初にアドレスバスＡＢからバッファメモリ１
及びアドレスデコーダ６に与えられる。この際、アドレ
スデコーダ６は与えられたアドレス信号のデコードを行
うが、これにより与えられたアドレス信号を弁別してチ
ップセレクト信号Ｃ３ａまたはＣ８ｂのいずれかを“１
”出力とし、同時にＯＲゲート７の出力も“１″とされ
る。

ＯＲゲート７の出力が“１”になると、バッファメモリ
１のチップセレクト信号入力端子Ｃ３にこれが与えられ
てバッファメモリ１はイネーブルとなり、またメモリラ
イト信号ＭＷＲも“】”とされているのでバッファメモ
リ１のメモリライト信号入力端子畦に与えられてバッフ
ァメモリ１はデータの書込みが可能な状態となる。更に
、ＡＮＤゲート９の出力も“１′となりこれがイネーブ
ル信号としてトライ・ステート・バッファ４に与えられ
るため、データバスＯＢからトライ・ステート・バッフ
ァ４を介してデータがバッファメモリ１に入力される。

この場合、バッファメモリ１については与えられたアド
レス信号の内のデータの記憶位置を表す下位ビットのみ
が有効であり、これに対応するバッファメモリ１のアド
レスにデータが記憶される。

以上のようにしてデータがアドレス信号にて措示された
バッファメモリ１のアドレスに記憶される。

バッファメモリ１からのデータの出力は以下の如く行わ
れる。

まずバッファメモリ１に記憶されているラスタデータを
出力させる場合には、対応するアドレス信号を与えると
、このアドレス信号はバッファメモリ１のアドレス入力
端子ＡＤＤＲＥＳＳに与えられる他、アドレスデコーダ
６にも与えられて弁別されてチップセレクト信号Ｃ５ａ
が“１”とされ、またメモリリード信号ＭＲＤ　も“１
”とされる。これにより、バッファメモリ１のチップセ
レクト信号入力端子Ｃ３の入力が“ビになるため、バッ
ファメモリ１に与えられたアドレス信号の内の記憶位置
を表す下位ビットに対応するアドレスに記憶されている
データ（この場合はラスタデータ）がデータ入出力端子
ＤＡＴＡから出力される。また同時に、ＡＮＤゲート９
の再入力も“１“となってその出力も“１”となるので
、トライ・ステート・バッファ３にイネーブル信号が与
えられてこれが開門される。従って、バッファメモリ１
の入出力端子ＤＡＴＡから出力されたラスタデータはト
ライ・ステート・バッファ３を通じてデータバスＤＢに
出力され、印写ヘッド等に与えられてパターンの印写が
行われる。

一方、文字コードデータを読出す場合には、対応するア
ドレス信号を与えると、このアドレス信号はバッファメ
モリ１のアドレス入力端子ＡＤＤＲＥＳＳに与えられる
他、アドレスデコーダ６にも与えられて弁別されてチッ
プセレクト信号Ｃ３ｂが“１”とされ、またメモリリー
ド信号ＭＲＤ　も“１”とされる。

これによりバッファメモリ１のチップセレクト信号入力
端子ＣＳへの入力が“１”になるため、与えられたアド
レスの内の記憶位置を表す下位ビットに対応するデータ
（この場合は文字コードデータ）がデータ入出力端子Ｄ
ＡＴＡから出力される。そして、この文字コードデータ
はＲＯＭ２にそのアドレス信号として与えられ、ＲＯ？
Ｉ２はこのアドレス信号に対応するアドレスに記憶して
いる文字パターンデータを出力する。また同時に、ＡＮ
Ｄゲート１０の再入力も“１″　となってその出力も”
１”となるため、トライ・ステート・バッファ５にイネ
ーブル信号が与えられてこれが開門される。従って、Ｒ
ＯＭ２から出力された文字パターンのデータはトライ・
ステート・バッファ５を通じてデータバスＤＢに出力さ
れ、印写ヘッド等に与えられて文字パターン印写が行わ
れる。

なお、ラスタデータの読出しに際しても、読出されたラ
スタデータがＲＯＭ２に与えられるが、トライ・ステー
ト・バッファ５が閉門しているため、文字パターンデー
タがデータバスＤＢに出力されることはない。

〔効果〕

以上に説明したように、本発明によれば、一つのバッフ
ァメモリの同一の記憶領域を文字コードにより文字パタ
ーンを指定して文字情報を印写するためのプリンタバッ
ファとして、またドツトパターンの形で表されたラスタ
データにてパターンを印写するためのプロッタバッファ
としてのいずれにも単にデータ読出しのアドレスを変更
するのみの操作にて容易に切換えて使用することが可能
となる。このため、ハードウェア的にもソフトウェア的
にも従来に比して簡潔な構成を採ることが可能となる。

【図面の簡単な説明】

図面は本発明の実施例を示すものであり、第１図は本発
明のプリンタ／ブロックバッファ回路の構成を示すブロ
ック図、第２図はメモリマツプの模式図である。

Claims (1)

1. 【特許請求の範囲】 １、パターンをドットで表すラスタデータ、及び文字コ
   ードデータを記憶する第１のメモリと、 該第１のメモリから出力されるデータが入 力され、文字コードデータに対応する文字パターンデー
   タを出力する第２のメモリと、 前記第１のメモリと読出しデータの転送を 行うデータバスとの間に介装された第１のゲート回路と
   、 前記第２のメモリと読出しデータの転送を 行うデータバスとの間に介装された第２のゲート回路と
   、 前記第１のメモリに割付けられたアドレス を二種類に弁別して第１及び第２のチップセレクト信号
   を発生するアドレスデコーダと、第１のチップセレクト
   信号と読出信号とが 与えられた場合に、第１のゲート回路を開門して第１の
   メモリに記憶してあるラスタデータを読出して前記デー
   タバスに出力させる回路と、 第２のチップセレクト信号と読出信号とが 与えられた場合に、第２のゲート回路を開門して第１の
   メモリに記憶してある文字コードデータを読出し、これ
   を第２のメモリに与えてこのデータに対応する文字パタ
   ーンデータを前記データバスに出力させる回路と を備えたことを特徴とするプリンタ／プロ ッタバッファ回路。