JPH0426312B2 - - Google Patents
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- JPH0426312B2 JPH0426312B2 JP60260609A JP26060985A JPH0426312B2 JP H0426312 B2 JPH0426312 B2 JP H0426312B2 JP 60260609 A JP60260609 A JP 60260609A JP 26060985 A JP26060985 A JP 26060985A JP H0426312 B2 JPH0426312 B2 JP H0426312B2
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- data
- memory
- address
- signal
- buffer
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は印写装置等のデータバツフア回路に関
し、更に詳述すれば、文字コードにより文字パタ
ーンを指定して文字情報を印写するためのプリン
タバツフア回路と、パターンをドツトで表すラス
タデータとして印写するためのプロツタバツフア
回路の両方の機能を有するデータバツフア回路、
即ちプリンタ／プロツタバツフア回路に関する。
し、更に詳述すれば、文字コードにより文字パタ
ーンを指定して文字情報を印写するためのプリン
タバツフア回路と、パターンをドツトで表すラス
タデータとして印写するためのプロツタバツフア
回路の両方の機能を有するデータバツフア回路、
即ちプリンタ／プロツタバツフア回路に関する。
従来の印写装置においては、文字コードにより
文字パターンを指定して文字情報を印写するため
のプリンタバツフアと、パターンをドツトパター
ンの形で表したラスタデータにて画像情報を印写
するためのプロツタバツフアの双方を別個に備え
るか、あるいは一つのバツフアをＩ／０ポートを
介して切換えることにより、両者のいずれかの機
能を発揮するようにして使用していた。
文字パターンを指定して文字情報を印写するため
のプリンタバツフアと、パターンをドツトパター
ンの形で表したラスタデータにて画像情報を印写
するためのプロツタバツフアの双方を別個に備え
るか、あるいは一つのバツフアをＩ／０ポートを
介して切換えることにより、両者のいずれかの機
能を発揮するようにして使用していた。
しかし、前者の場合には、個別に二つのメモリ
が必要であるため部品数の増加、装置の大型化及
びコストアツプ等を招来し、後者の場合には、特
にダイレクト・メモリ・アクセスにて高速処理を
行うに際してハードウエア的にもソフトウエア的
にも複雑な構成となることは避けられず、製品化
の際のコスト上昇及び信頼性の低下を招く結果と
なつていた。
が必要であるため部品数の増加、装置の大型化及
びコストアツプ等を招来し、後者の場合には、特
にダイレクト・メモリ・アクセスにて高速処理を
行うに際してハードウエア的にもソフトウエア的
にも複雑な構成となることは避けられず、製品化
の際のコスト上昇及び信頼性の低下を招く結果と
なつていた。
本発明はこのような事情に鑑みてなされたもの
であり、ラスタデータと文字コードデータそれぞ
れにそのデータが文字コードデータであるかを弁
別可能なアドレスを付してバツフアメモリに記憶
させ、バツフアメモリからの読出しに際しては読
出すべきデータのアドレスが与えられるとそのア
ドレス信号をアドレスデコーダにて弁別し、これ
に基づいて自動的にプリンタバツフアまたはプロ
ツタバツフアとしての機能が切換えられて発揮さ
れるように構成して前述の如き難点の解消を図つ
たプリンタ／プロツタバツフア回路の提供を目的
とする。
であり、ラスタデータと文字コードデータそれぞ
れにそのデータが文字コードデータであるかを弁
別可能なアドレスを付してバツフアメモリに記憶
させ、バツフアメモリからの読出しに際しては読
出すべきデータのアドレスが与えられるとそのア
ドレス信号をアドレスデコーダにて弁別し、これ
に基づいて自動的にプリンタバツフアまたはプロ
ツタバツフアとしての機能が切換えられて発揮さ
れるように構成して前述の如き難点の解消を図つ
たプリンタ／プロツタバツフア回路の提供を目的
とする。
本発明にかかるプリンタ／プロツタバツフア回
路は、パターンをドツトで表すラスタデータ、及
び文字コードデータを記憶する第１のメモリと、
該第１のメモリから出力されるデータが入力さ
れ、文字コードデータに対応する文字パターンデ
ータを出力する第２のメモリと、前記第１のメモ
リと読出しデータの転送を行うデータバスとの間
に介装された第１のゲート回路と、前記第２のメ
モリと読出しデータの転送を行うデータバスとの
間に介装された第２のゲート回路と、前記第１の
メモリに割付けられたアドレスを二種類に弁別し
て第１及び第２のチツプセレクト信号を発生する
アドレスデコーダと、第１のチツプセレクト信号
と読出信号とが与えられた場合に、第１のゲート
回路を開門して第１のメモリに記憶してあるラス
タデータを読出して前記データバスに出力させる
回路と、第２のチツプセレクト信号と読出信号と
が与えられた場合に、第２のゲート回路を開門し
て第１のメモリに記憶してある文字コードデータ
を読出し、これを第２のメモリに与えてこのデー
タに対応する文字パターンデータを前記データバ
スに出力させる回路とを備えたことを特徴とす
る。
路は、パターンをドツトで表すラスタデータ、及
び文字コードデータを記憶する第１のメモリと、
該第１のメモリから出力されるデータが入力さ
れ、文字コードデータに対応する文字パターンデ
ータを出力する第２のメモリと、前記第１のメモ
リと読出しデータの転送を行うデータバスとの間
に介装された第１のゲート回路と、前記第２のメ
モリと読出しデータの転送を行うデータバスとの
間に介装された第２のゲート回路と、前記第１の
メモリに割付けられたアドレスを二種類に弁別し
て第１及び第２のチツプセレクト信号を発生する
アドレスデコーダと、第１のチツプセレクト信号
と読出信号とが与えられた場合に、第１のゲート
回路を開門して第１のメモリに記憶してあるラス
タデータを読出して前記データバスに出力させる
回路と、第２のチツプセレクト信号と読出信号と
が与えられた場合に、第２のゲート回路を開門し
て第１のメモリに記憶してある文字コードデータ
を読出し、これを第２のメモリに与えてこのデー
タに対応する文字パターンデータを前記データバ
スに出力させる回路とを備えたことを特徴とす
る。
以下、本発明をその実施例を示す図面に基づい
て詳述する。
て詳述する。
第１図は本発明に係るプリンタ／プロツタバツ
フア回路の構成を示すブロツク図である。
フア回路の構成を示すブロツク図である。
図中１は第１のメモリであるバツフアメモリで
あり、RAM（ランダム・アクセス・メモリ）を
使用している。このバツフアメモリ１には、その
アドレス入力端子ADDRESSにアドレスバスAB
からアドレスが、チツプセレクト信号入力端子
CSにチツプセレクト信号が、そしてメモリライ
ト信号入力端WRにメモリライト（書込み）信号
MWRがそれぞれ与えられる。
あり、RAM（ランダム・アクセス・メモリ）を
使用している。このバツフアメモリ１には、その
アドレス入力端子ADDRESSにアドレスバスAB
からアドレスが、チツプセレクト信号入力端子
CSにチツプセレクト信号が、そしてメモリライ
ト信号入力端WRにメモリライト（書込み）信号
MWRがそれぞれ与えられる。
このバツフアメモリ１へのデータの入力及び記
憶されたデータの出力はデータ入出力端子
DATAを介して行われる。そしてこのデータ入
出力端DATAはバスを介して、ゲート回路とし
て機能するトライ・ステート・バツフア３，４及
び第２のメモリであるROM2のアドレス入力端
子ADDRESSに接続されている。
憶されたデータの出力はデータ入出力端子
DATAを介して行われる。そしてこのデータ入
出力端DATAはバスを介して、ゲート回路とし
て機能するトライ・ステート・バツフア３，４及
び第２のメモリであるROM2のアドレス入力端
子ADDRESSに接続されている。
第２図は本発明回路が組込まれる装置全体のメ
モリマツプである。第２図に示す如く、全体のメ
モリ領域は複数の領域に分割されており、それぞ
れはチツプセレクト信号CS1，CS2…CSa…CSb
…CSnにて特定されアクセスされるメモリ等に割
当てられている。そして、これらの各メモリ領域
の内、チツプセレクト信号CSaにてアクセスされ
る領域とチツプセレクト信号CSbにてアクセスさ
れる領域は後述する如くいずれも上述のバツフア
メモリ１の記憶領域に割付けられている。具体的
には、アドレス信号はチツプセレクト信号に対応
する部分、たとえばその上位ビツト、と記憶領域
を示す部分、たとえばその下位ビツトとから構成
されており、チツプセレクト信号CSaにてアクセ
スされる領域のアドレス信号とチツプセレクト信
号CSbにてアクセスされる領域のアドレス信号と
は同一のバツフアメモリ１の記憶領域のアドレス
を指定する。従つて、見掛け上は同一のバツフア
メモリ１に対して、記憶位置を表す下位ビツトが
同一でチツプセレクト信号に対応する上位ビツト
のみが異なる二通りのアドレスが割当てられてい
る状態になつている。換言すれば、バツフアメモ
リ１の同一のアドレスに記憶されているデータ
は、上位ビツトが異なる二通りのアドレス信号、
具体的には上位ビツトによりチツプセレクト信号
CSaが弁別されるアドレス信号とチツプセレクト
信号CSbが弁別されるアドレス信号の両アドレス
信号にてアクセスが可能である。そして、本発明
回路においては、パターンをドツトで表すラスタ
データにはチツプセレクト信号CSaが弁別される
上位ビツトを有するアドレス信号が付され、文字
コードデータにはチツプセレクト信号CSbが弁別
される上位ビツトを有するアドレス信号がそれぞ
れ付されている。
モリマツプである。第２図に示す如く、全体のメ
モリ領域は複数の領域に分割されており、それぞ
れはチツプセレクト信号CS1，CS2…CSa…CSb
…CSnにて特定されアクセスされるメモリ等に割
当てられている。そして、これらの各メモリ領域
の内、チツプセレクト信号CSaにてアクセスされ
る領域とチツプセレクト信号CSbにてアクセスさ
れる領域は後述する如くいずれも上述のバツフア
メモリ１の記憶領域に割付けられている。具体的
には、アドレス信号はチツプセレクト信号に対応
する部分、たとえばその上位ビツト、と記憶領域
を示す部分、たとえばその下位ビツトとから構成
されており、チツプセレクト信号CSaにてアクセ
スされる領域のアドレス信号とチツプセレクト信
号CSbにてアクセスされる領域のアドレス信号と
は同一のバツフアメモリ１の記憶領域のアドレス
を指定する。従つて、見掛け上は同一のバツフア
メモリ１に対して、記憶位置を表す下位ビツトが
同一でチツプセレクト信号に対応する上位ビツト
のみが異なる二通りのアドレスが割当てられてい
る状態になつている。換言すれば、バツフアメモ
リ１の同一のアドレスに記憶されているデータ
は、上位ビツトが異なる二通りのアドレス信号、
具体的には上位ビツトによりチツプセレクト信号
CSaが弁別されるアドレス信号とチツプセレクト
信号CSbが弁別されるアドレス信号の両アドレス
信号にてアクセスが可能である。そして、本発明
回路においては、パターンをドツトで表すラスタ
データにはチツプセレクト信号CSaが弁別される
上位ビツトを有するアドレス信号が付され、文字
コードデータにはチツプセレクト信号CSbが弁別
される上位ビツトを有するアドレス信号がそれぞ
れ付されている。
トライ・ステート・バツフア３及び４は、それ
ぞれイネーブル信号が与えられた場合にのみ一方
向への信号を通過させるように構成されており、
それぞれデータバスDBと接続されている。具体
的には、トライ・ステート・バツフア３はイネー
ブル信号が与えられた場合に、バツフアメモリ１
から出力されたデータをデータバスDBへ出力
し、トライ・ステート・バツフア４は同じくイネ
ーブル信号が与えられた場合に、データバスDB
からの信号をバツフアメモリ１に入力する方向に
それぞれ通過させる。
ぞれイネーブル信号が与えられた場合にのみ一方
向への信号を通過させるように構成されており、
それぞれデータバスDBと接続されている。具体
的には、トライ・ステート・バツフア３はイネー
ブル信号が与えられた場合に、バツフアメモリ１
から出力されたデータをデータバスDBへ出力
し、トライ・ステート・バツフア４は同じくイネ
ーブル信号が与えられた場合に、データバスDB
からの信号をバツフアメモリ１に入力する方向に
それぞれ通過させる。
データバスDBは印写ヘツド等に接続されてお
り、バツフアメモリ１から出力されたデータがこ
のデータバスDBを介してこの印写ヘツド等に転
送されることにより、データの印写等が行われ
る。
り、バツフアメモリ１から出力されたデータがこ
のデータバスDBを介してこの印写ヘツド等に転
送されることにより、データの印写等が行われ
る。
第２のメモリであるROM（読出し専用メモリ）
２はキヤラクタジエネレータとして使用されてい
る。即ち、ROM2には種々の文字パターンが記
憶されており、バツフアメモリ１から出力される
データがアドレス信号として与えられる。そして
このROM2は与えられたアドレス信号に対応す
るアドレスに記憶している文字パターンのデータ
をデータ出力端子DATAからトライ・ステー
ト・バツフア５に出力する。
２はキヤラクタジエネレータとして使用されてい
る。即ち、ROM2には種々の文字パターンが記
憶されており、バツフアメモリ１から出力される
データがアドレス信号として与えられる。そして
このROM2は与えられたアドレス信号に対応す
るアドレスに記憶している文字パターンのデータ
をデータ出力端子DATAからトライ・ステー
ト・バツフア５に出力する。
トライ・ステート・バツフア５は前述のトラ
イ・ステート・バツフア３，４と同様の機能を有
しており、イネーブル信号が与えられた場合に、
ROM2から出力されたデータ（文字パターン）
の信号をデータバスDBへ出力する。
イ・ステート・バツフア３，４と同様の機能を有
しており、イネーブル信号が与えられた場合に、
ROM2から出力されたデータ（文字パターン）
の信号をデータバスDBへ出力する。
アドレスデコーダ６は、アドレスバスABから
与えられるアドレスをその値に応じてデコードし
て対応するチツプセレクタ信号を出力する。これ
らのチツプセレクト信号の内、ラスタデータに付
されるアドレスに対応するチツプセレクト信号
CSaはORゲート７及びANDゲート９それぞれの
一方の入力端子に、文字コードデータに付される
アドレスに対応するチツプセレクト信号CSbは
ORゲート７の他方の入力端子及びANDゲート１
０の一方の入力端子にそれぞれ与えられている。
与えられるアドレスをその値に応じてデコードし
て対応するチツプセレクタ信号を出力する。これ
らのチツプセレクト信号の内、ラスタデータに付
されるアドレスに対応するチツプセレクト信号
CSaはORゲート７及びANDゲート９それぞれの
一方の入力端子に、文字コードデータに付される
アドレスに対応するチツプセレクト信号CSbは
ORゲート７の他方の入力端子及びANDゲート１
０の一方の入力端子にそれぞれ与えられている。
ORゲート７の出力は、バツフアメモリ１のチ
ツプセレクト信号入力端子CS及びANDゲート８
の一方の入力端子に与えられている。このAND
ゲート８の他方の入力端子にはメモリライト（書
込み）信号MWRが与えられ、その出力は書込み
信号としてバツフアメモリ１のライト信号入力端
子WRに、またイネーブル信号としてトライ・ス
テート・バツフア４にそれぞれ与えられている。
ツプセレクト信号入力端子CS及びANDゲート８
の一方の入力端子に与えられている。このAND
ゲート８の他方の入力端子にはメモリライト（書
込み）信号MWRが与えられ、その出力は書込み
信号としてバツフアメモリ１のライト信号入力端
子WRに、またイネーブル信号としてトライ・ス
テート・バツフア４にそれぞれ与えられている。
ANDゲート９の他方の入力端子には、メモリ
リード（読込み）信号MRDが与えられ、その出
力はイネーブル信号としてトライ・ステート・バ
ツフア３に与えられている。
リード（読込み）信号MRDが与えられ、その出
力はイネーブル信号としてトライ・ステート・バ
ツフア３に与えられている。
ANDゲート１０の他方の入力端子には、上述
のメモリリード信号MRDが与えられ、その出力
はイネーブル信号としてトライ・ステート・バツ
フア５に与えられている。
のメモリリード信号MRDが与えられ、その出力
はイネーブル信号としてトライ・ステート・バツ
フア５に与えられている。
以上のように構成された本発明のプリンタ／プ
ロツタバツフア回路の動作について以下に説明す
る。
ロツタバツフア回路の動作について以下に説明す
る。
まずバツフアメモリ１へのデータの書込みは以
下の如く行われる。この場合にはメモリライト信
号MWRが“１”とされ、また記憶されるべきデ
ータがラスタデータであるか文字コードデータで
あるかにより、上位ビツトがチツプセレクト信号
CSaまたはCSbに対応するアドレス信号が最初に
アドレスバスABからバツフアメモリ１及びアド
レスデコーダ６に与えられる。この際、アドレス
デコーダ６は与えられたアドレス信号のデコード
を行うが、これにより与えられたアドレス信号を
弁別してチツプセレクト信号CSaまたはCSbのい
ずれかを“１”出力とし、同時にORゲート７の
出力も“１”とされる。
下の如く行われる。この場合にはメモリライト信
号MWRが“１”とされ、また記憶されるべきデ
ータがラスタデータであるか文字コードデータで
あるかにより、上位ビツトがチツプセレクト信号
CSaまたはCSbに対応するアドレス信号が最初に
アドレスバスABからバツフアメモリ１及びアド
レスデコーダ６に与えられる。この際、アドレス
デコーダ６は与えられたアドレス信号のデコード
を行うが、これにより与えられたアドレス信号を
弁別してチツプセレクト信号CSaまたはCSbのい
ずれかを“１”出力とし、同時にORゲート７の
出力も“１”とされる。
ORゲート７の出力が“１”になると、バツフ
アメモリ１のチツプセレクト信号入力端子CSに
これが与えられてバツフアメモリ１はイネーブル
となり、またメモリライト信号MWRも“１”と
されているのでバツフアメモリ１のメモリライト
信号入力端子WRに与えられてバツフアメモリ１
はデータの書込みが可能な状態となる。更に、
ANDゲート８の出力も“１”となりこれがイネ
ーブル信号としてトライ・ステート・バツフア４
に与えられるため、データバスDBからトライ・
ステート・バツフア４を介してデータがバツフア
メモリ１に入力される。この場合、バツフアメモ
リ１については与えられたアドレス信号の内のデ
ータの記憶位置を表す下位ビツトのみが有効であ
り、これに対応するバツフアメモリ１のアドレス
にデータが記憶される。
アメモリ１のチツプセレクト信号入力端子CSに
これが与えられてバツフアメモリ１はイネーブル
となり、またメモリライト信号MWRも“１”と
されているのでバツフアメモリ１のメモリライト
信号入力端子WRに与えられてバツフアメモリ１
はデータの書込みが可能な状態となる。更に、
ANDゲート８の出力も“１”となりこれがイネ
ーブル信号としてトライ・ステート・バツフア４
に与えられるため、データバスDBからトライ・
ステート・バツフア４を介してデータがバツフア
メモリ１に入力される。この場合、バツフアメモ
リ１については与えられたアドレス信号の内のデ
ータの記憶位置を表す下位ビツトのみが有効であ
り、これに対応するバツフアメモリ１のアドレス
にデータが記憶される。
以上のようにしてデータがアドレス信号にて指
示されたバツフアメモリ１のアドレスに記憶され
る。
示されたバツフアメモリ１のアドレスに記憶され
る。
バツフアメモリ１からのデータの出力は以下の
如く行われる。
如く行われる。
まずバツフアメモリ１に記憶されているラスタ
データを出力させる場合には、対応するアドレス
信号を与えると、このアドレス信号はバツフアメ
モリ１のアドレス入力端子ADDRESSに与えら
れる他、アドレスデコーダ６にも与えられて弁別
されてチツプセレクト信号CSaが“１”とされ、
またメモリリード信号MRDも“１”とされる。
これにより、バツフアメモリ１のチツプセレクト
信号入力端子CSの入力が“１”になるため、バ
ツフアメモリ１に与えられたアドレス信号の内の
記憶位置を表す下位ビツトに対応するアドレスに
記憶されているデータ（この場合はラスタデー
タ）がデータ入出力端子DATAから出力される。
また同時に、ANDゲート９の両入力も“１”と
なつてその出力も“１”となるので、トライ・ス
テート・バツフア３にイネーブル信号が与えられ
てこれが開門される。従つて、バツフアメモリ１
の入出力端子DATAから出力されたラスタデー
タはトライ・ステート・バツフア３を通じてデー
タバスDBに出力され、印写ヘツド等に与えられ
てパターンの印写が行われる。
データを出力させる場合には、対応するアドレス
信号を与えると、このアドレス信号はバツフアメ
モリ１のアドレス入力端子ADDRESSに与えら
れる他、アドレスデコーダ６にも与えられて弁別
されてチツプセレクト信号CSaが“１”とされ、
またメモリリード信号MRDも“１”とされる。
これにより、バツフアメモリ１のチツプセレクト
信号入力端子CSの入力が“１”になるため、バ
ツフアメモリ１に与えられたアドレス信号の内の
記憶位置を表す下位ビツトに対応するアドレスに
記憶されているデータ（この場合はラスタデー
タ）がデータ入出力端子DATAから出力される。
また同時に、ANDゲート９の両入力も“１”と
なつてその出力も“１”となるので、トライ・ス
テート・バツフア３にイネーブル信号が与えられ
てこれが開門される。従つて、バツフアメモリ１
の入出力端子DATAから出力されたラスタデー
タはトライ・ステート・バツフア３を通じてデー
タバスDBに出力され、印写ヘツド等に与えられ
てパターンの印写が行われる。
一方、文字コードデータを読出す場合には、対
応するアドレス信号を与えると、このアドレス信
号はバツフアメモリ１のアドレス入力端子
ADDRESSに与えられる他、アドレスデコーダ
６にも与えられて弁別されてチツプセレクト信号
CSbが“１”とされ、またメモリリード信号
MRDも“１”とされる。これによりバツフアメ
モリ１のチツプセレクト信号入力端子CSへの入
力が”１”になるため、与えられたアドレスの内
の記憶位置を表す下位ビツトに対応するデータ
（この場合は文字コードデータ）がデータ入出力
端子DATAから出力される。そして、この文字
コードデータはROM2にそのアドレス信号とし
て与えられ、ROM2はこのアドレス信号に対応
するアドレスに記憶している文字パターンデータ
を出力する。また同時に、ANDゲート１０の両
入力も“１”となつてその出力も“１”となるた
め、トライ・ステート・バツフア５にイネーブル
信号が与えられてこれが開門される。従つて、
ROM2から出力された文字パターンのデータは
トライ・ステート・バツフア５を通じてデータバ
スDBに出力され、印写ヘツド等に与えられて文
字パターン印写が行われる。
応するアドレス信号を与えると、このアドレス信
号はバツフアメモリ１のアドレス入力端子
ADDRESSに与えられる他、アドレスデコーダ
６にも与えられて弁別されてチツプセレクト信号
CSbが“１”とされ、またメモリリード信号
MRDも“１”とされる。これによりバツフアメ
モリ１のチツプセレクト信号入力端子CSへの入
力が”１”になるため、与えられたアドレスの内
の記憶位置を表す下位ビツトに対応するデータ
（この場合は文字コードデータ）がデータ入出力
端子DATAから出力される。そして、この文字
コードデータはROM2にそのアドレス信号とし
て与えられ、ROM2はこのアドレス信号に対応
するアドレスに記憶している文字パターンデータ
を出力する。また同時に、ANDゲート１０の両
入力も“１”となつてその出力も“１”となるた
め、トライ・ステート・バツフア５にイネーブル
信号が与えられてこれが開門される。従つて、
ROM2から出力された文字パターンのデータは
トライ・ステート・バツフア５を通じてデータバ
スDBに出力され、印写ヘツド等に与えられて文
字パターン印写が行われる。
なお、ラスタデータの読出しに際しても、読出
されたラスタデータがROM2に与えられるが、
トライ・ステート・バツフア５が閉門しているた
め、文字パターンデータがデータバスDBに出力
されることはない。
されたラスタデータがROM2に与えられるが、
トライ・ステート・バツフア５が閉門しているた
め、文字パターンデータがデータバスDBに出力
されることはない。
以上に説明したように、本発明によれば、一つ
のバツフアメモリの同一の記憶領域を文字コード
により文字パターンを指定して文字情報を印写す
るためのプリンタバツフアとして、またドツトパ
ターンの形で表されたラスタデータにてパターン
を印写するためのプロツタバツフアとしてのいず
れにも単にデータ読出しのアドレスを変更するの
みの操作にて容易に切換えて使用することが可能
となる。このため、ハードウエア的にもソフトウ
エア的にも従来に比して簡潔な構成を採ることが
可能となる。
のバツフアメモリの同一の記憶領域を文字コード
により文字パターンを指定して文字情報を印写す
るためのプリンタバツフアとして、またドツトパ
ターンの形で表されたラスタデータにてパターン
を印写するためのプロツタバツフアとしてのいず
れにも単にデータ読出しのアドレスを変更するの
みの操作にて容易に切換えて使用することが可能
となる。このため、ハードウエア的にもソフトウ
エア的にも従来に比して簡潔な構成を採ることが
可能となる。
図面は本発明の実施例を示すものであり、第１
図は本発明のプリンタ／プロツタバツフア回路の
構成を示すブロツク図、第２図はメモリマツプの
模式図である。 AB……アドレスバス、DB……データバス、
１……バツフアメモリ、２……ROM（キヤラク
タジエネレータ）、３，４，５……トライ・ステ
ート・バツフア、６……アドレスデコーダ、７…
…ORゲート、８，９，１０……ANDゲート。
図は本発明のプリンタ／プロツタバツフア回路の
構成を示すブロツク図、第２図はメモリマツプの
模式図である。 AB……アドレスバス、DB……データバス、
１……バツフアメモリ、２……ROM（キヤラク
タジエネレータ）、３，４，５……トライ・ステ
ート・バツフア、６……アドレスデコーダ、７…
…ORゲート、８，９，１０……ANDゲート。
Claims (1)
- 【特許請求の範囲】 １ パターンをドツトで表すラスタデータ、及び
文字コードデータを記憶する第１のメモリと、 該第１のメモリから出力されるデータが入力さ
れ、文字コードデータに対応する文字パターンデ
ータを出力する第２のメモリと、 前記第１のメモリと読出しデータの転送を行う
データバスとの間に介装された第１のゲート回路
と、 前記第２のメモリと読出しデータの転送を行う
データバスとの間に介装された第２のゲート回路
と、 前記第１のメモリに割付けられたアドレスを二
種類に弁別して第１及び第２のチツプセレクト信
号を発生するアドレスデコーダと、 第１のチツプセレクト信号と読出信号とが与え
られた場合に、第１のゲート回路を開門して第１
のメモリに記憶してあるラスタデータを読出して
前記データバスに出力させる回路と、 第２のチツプセレクト信号と読出信号とが与え
られた場合に、第２のゲート回路を開門して第１
のメモリに記憶してある文字コードデータを読出
し、これを第２のメモリに与えてこのデータに対
応する文字パターンデータを前記データバスに出
力させる回路と を備えたことを特徴とするプリンタ／プロツタバ
ツフア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26060985A JPS62119049A (ja) | 1985-11-19 | 1985-11-19 | プリンタ／プロツタバツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26060985A JPS62119049A (ja) | 1985-11-19 | 1985-11-19 | プリンタ／プロツタバツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62119049A JPS62119049A (ja) | 1987-05-30 |
| JPH0426312B2 true JPH0426312B2 (ja) | 1992-05-07 |
Family
ID=17350308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26060985A Granted JPS62119049A (ja) | 1985-11-19 | 1985-11-19 | プリンタ／プロツタバツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62119049A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160001269A (ko) * | 2014-06-27 | 2016-01-06 | 주식회사 중정 | 진공청소기 |
| KR20160009842A (ko) * | 2014-07-17 | 2016-01-27 | 주식회사 중정 | 진공청소기 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147786A (ja) * | 1982-02-26 | 1983-09-02 | 株式会社東芝 | 文字発生器 |
| JPS58192140A (ja) * | 1982-05-07 | 1983-11-09 | Casio Comput Co Ltd | Ｘ−ｙプロツタの印字制御方式 |
| JPS60169893A (ja) * | 1984-02-15 | 1985-09-03 | シチズン時計株式会社 | ビツトパタ−ン変換装置 |
-
1985
- 1985-11-19 JP JP26060985A patent/JPS62119049A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160001269A (ko) * | 2014-06-27 | 2016-01-06 | 주식회사 중정 | 진공청소기 |
| KR20160009842A (ko) * | 2014-07-17 | 2016-01-27 | 주식회사 중정 | 진공청소기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62119049A (ja) | 1987-05-30 |
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