JPS62119936A - コンプリメンタリ−ｌｓｉチツプ - Google Patents

コンプリメンタリ−ｌｓｉチツプ

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JPS62119936A
JPS62119936A JP60259396A JP25939685A JPS62119936A JP S62119936 A JPS62119936 A JP S62119936A JP 60259396 A JP60259396 A JP 60259396A JP 25939685 A JP25939685 A JP 25939685A JP S62119936 A JPS62119936 A JP S62119936A
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JP
Japan
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power supply
channel
supply line
buried
substrate
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Pending
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JP60259396A
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English (en)
Inventor
Satoru Tanizawa
谷澤　哲
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
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    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 コンプリメンタリ−ＬＳＩチップにおいて、ｐチャネル
デバイス領域とｎチャネルデバイス領域間に分離領域を
形成した構成を交互に折返して配置し、且つ該折返し部
の半導体基板に溝を設け、該溝に電源線を配設すると共
に絶縁層で埋め込み、配線チャネル領域とすることによ
り、配線効率を向上しチップの集積度を向上する。
〔産業上の利用分野〕
本発明は、ｐチャネルデバイス領域とｎチャネルデバイ
ス領域が繰返して形成されるコンプリメンタリ−ＬＳＩ
チップに関する。
〔従来の技術〕
従来のゲートアレイ等のＬＳＩチップにおいて、例えば
ＣＭＯＳ等のコンプリメンタリ−ＬＳＩの場合は、第４
図に示すように、チップ４１上にｐ　−ｃｈと指示する
ｐチャネルデバイス領域と、ｎ−ｃｈと指示するｎチャ
ネルデバイス領域が交互に配置され、その間に畦と指示
する配線チャネル領域が設けられている。ｐ−ｃｈデバ
イス領域には例えばｐ−ｃｈＭＯＳ　）ランジスタが形
成され、ｎ−ｃｈデバイス領域にはｎ−ｃｈＭＯ３）ラ
ンジスタが形成され、また両デバイス領域にはゲートを
構成する配線が形成され、一方、配線チャネル領域ＷＲ
にはゲート間を接続する配線層が形成されるようになっ
ている。この配線チャネル領域の半導体基板には活性層
などを形成せず単に絶縁膜で覆っている構造になってい
る。そして、チップの電源線は一般に上層の配線層に設
けられ、スルーホールで下層の配線あるいはデバイスと
接続されている。
〔発明が解決しようとする問題点〕
従来においては、上記のようにトランジスタ等が形成さ
れるデバイス領域と配線チャネル領域にまたがって電源
線を設けているのでそれだけ配線効率が悪くなり集積度
向上の妨げになるという問題が生じる。
〔問題点を解決するための手段〕
本発明においては、第１図のように、チップ（半導体基
板）１上に、ｐチャネルデバイス領域ｐ−ｃｈとｎチャ
ネルデバイス領域ｎ−ｃｈ間に分＠領域Ｉｓ０を形成し
た構成を交互に折返して配置し、且つ該折返し部の半導
体基板に溝を設け、該溝に電源線ＶＳＳ、ＶＤＤ　　を
配設すると共に絶縁層で埋め込み、配線チャネル領域畦
としたコンプリメンタリ−ＬＳ　Ｉチップを提供する。
〔作用〕
上記の構成によれば、ＬＳＩチップの電源線を配線チャ
ネル領域下の半導体基板の溝内に格納す〔実施例〕 第２図に本発明の実施例を示しており、第２図（Ａ）は
ＬＳＩチップの要部断面図であり、（Ｂ）はその上面図
である。
第２図（Ａ）において、ｐ型半導体基板２１上のｎ−ｃ
ｈデバイス領域にはｎ−ｃｈＭＯｓ　トランジスタ２６
が形成されており、ｐ−ｃｈデバイス領領土上はｐ−ｃ
ｈＭ。
Ｓトランジスタ２４．２５が形成されている。そして、
ｎ−ｃｈＭＯｓ　）ランジスタ２６と隣接する図示しな
いｎ−ｃｈＭＯｓ　ｌ−ランジスタとの間には溝Ｈ１が
形成され、溝内に電源線ＶＳＳが形成され、絶縁層２７
によって埋め込まれている。そしてさらにその上には絶
縁膜ＩＮＳが形成され配線チャネル領域ＷＲＩ（第１図
（Ｂ））を構成している。ｐ−ｃｈＭＯＳ　）ランジス
タ２５と２４との間には、溝Ｈ２が形成され、電源線Ｖ
ＤＤが形成され、絶縁Ｆｉ２９により埋め込まれている
。その上には前記と同様に絶縁膜ＩＮＳが形成され、配
線チャネル領域−Ｒ２になっている。なお、これらの電
源線はＡρ等の金属で形成される。
また、電源線ＶＤＤの下にはｎ＋層２２が設けられ、ｐ
型の半導体基板２１側に電流が漏れることを防止してい
る。
さらに、ｎ−ｃｂＭＯｓ　トランジスタ２６とｐ−ｃｈ
ＭＱＳ　トランジスタ２５との間には上記溝Ｈ１，！（
２より狭い溝ｈｌ、ｈ２が形成され、絶縁膜２８．３０
を埋め込んで素子間分離領域ＩＳＯを構成している。本
実施例の構成で、配線チャネル領域は例えば１００μｍ
程度に形成されるから、その下方に埋め込み形成される
電源線は十分幅が広く形成でき、エレクトロマイグレイ
ジョン等の障害の発生を避けることが可能になる。
第２図（Ａ）において、例えばｎ−ｃｈＭＯｓ　トラン
ジスタ２６のゲート２６Ｇとｐ−ｃｈＭＯｓ　）ランジ
スタのゲート２５Ｇを接続して入力端子ＩＮとなし、ｎ
−ｃｈＭＯＳトランジスタ２６のドレインとｐ−ＣｈＭ
ＯＳトランジスタ２５のドレインを電極３１で相互に接
続し出力端子ＯＵＴとすれば、ＣＭＯＳインパークが構
成される。
第３図は本発明の他の実施例であり、Ｂｉ−ＭＯＳ　−
ＬＳ　Ｉに本発明を通用した例である。図において、第
２図と相違するのはｎ−ｃｈ、ρ−ｃｈデバイス領域内
がＢｉ−ＭＯ３構成になっていることであり、ｎ−ｃｈ
デバイス領域にＱ　Ｍｏ５ｔと指示するｎ−ｃｈＭＱＳ
　）ランジスタとＱ旧１と指示するｐｎｐ　）ランジス
タとが形成され、ｐ−ｃｈデバイス領域にＱ　ＭＯＳ２
と１旨示するｐ−ｃｂＭＯｓ　）ランジスタとＱＢｉ２
と指示するｎｐｎ　トランジスタとが形成されている。
配線チャネル領域ＷＲｓｎ−ｃｈデバイス領域、ｐ−ｃ
ｈデバイス領域、およびｐ−ｃｈデバイス領域とｎ−ｃ
ｈデバイス領域間の分離領域ＩＳＯの全体配置は第２図
の場合と同じである。第３図（Ｂ）は第３図（Ａ）の配
線部分の等価回路図である。
〔発明の効果〕
以上のように、本発明のコンプリメンタリ−ＬＳＩチッ
プの構成によれば、ＬＳＩチップの電源線を配線チャネ
ル領域下の半導体基板に設けた溝内に格納するので、基
板上にはチャネル配線のみを設けことが可能になる。従
って、チップ表面のレイアウト効率をそれだけ向上する
ことができ、ＬＳＩの集積度の向上に寄与すること大で
ある。
さらに本発明においては、電源線の幅を十分広く形成す
るとたができるので、エレクトロマイグレーション等に
よる配線障害を避けることができるという利点がある。
【図面の簡単な説明】

Claims (1)

  1. 【特許請求の範囲】 ｐチャネルデバイス領域とｎチャネルデバイス領域が繰
    返して形成されるコンプリメンタリーＬＳＩチップにお
    いて、 各ｐチャネルデバイス領域とｎチャネルデバイス領域間
    に分離領域を形成してなる構成を交互に折返して配置し
    、且つ該折返し部の半導体基板に溝を設け、該溝に電源
    線を配設すると共に絶縁層で埋め込み、配線チャネル領
    域としたことを特徴とするコンプリメンタリーＬＳＩチ
    ップ。
JP60259396A 1985-11-19 1985-11-19 コンプリメンタリ−ｌｓｉチツプ Pending JPS62119936A (ja)

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