JPS6035532A - マスタスライス集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明け、マスタスライス集積回路装置に関し、特に相
異なる駆動能力を有する複数移類の内部セルを有し、回
路設計の自由度を増大したゲートアレイＬＳＩ装置に関
する１ 〔技術の背景〕 ゲートアレイＬＳＩ装儂ハ、半導体チップ上の予め定め
られた位置に入出力セルおよびベーシックセルが配信さ
れておシ顧客側において設訂１された配線パターンを用
いてこれらの各セル間を接続することによって作成され
るものである。したがって、顧客によって各セル間の接
続態様が異なシ、かつ要求される品質、性能等も異なる
ため、ゲートアレイＬＳＩ装置としては各セルの性能に
余裕があシかつ股引の自由度が大きいことが必要とさｉ
］る。

〔従来技術と問題点〕

第１図は、従来形のゲートアレイＬＳＩ装置の半導体チ
ップ上の各セルの配置を示す。同図において、半導体チ
ップ１上には、内部セルすなわちベーシックセル２が例
えば行列状に配置されて内部セルアレイ３が形成されて
いる。そして、内部セルアレイ３を取シ囲むように入出
力セル４が配　゛め１されている。

このように配置されたベーシックセル２および入出力セ
ル４０間を接続する配線を設計することによシ、顧客は
所望の機能を有するＬＳＩ装置を簡単に入手することが
可能になる。この場合、ベーシックセル２の組合せによ
り所望の機能を実現するための回路を形成し、該回路の
各入出力端子等は周辺の入出力セル４を介して外部回路
と接続される。

ところが、第１図の従来形のゲートアレイＬＳＩ装置に
おいては、内部セルアレイ３に含まれるベーシックセル
２社すべて同一の駆動能力を不する単一種類のものが用
いられていたため、各ベーシックセル２に接続される配
線の長さによって回路の動作速度が大幅に変動しかつ各
ベーシックセルのファンアウト数も一定数以］に制限さ
れるため、回路設計の自由度を大きくすることができな
いという不都合があった。また、設計の自由度を増大す
るためにすべてのベーシックセル２の出力回路の駆動能
力を充分に大きくしておくと、各ベーシックセルの専有
面積が大きくなシ隼稍度が低下すると共に消費π℃力が
増大する等の不都合を生じ／こ。

〔発明の目的〕

本発明の目的は、前述の従来形における問題点に鑑み、
マスタスライス集私回路装楢において、内部セルアレイ
中に駆動能力のｌｌなる蝮数釉類のベーシックセルを配
置するという格想に〃・づき、回路設訂１の自由度を増
大し、回路の動作速度の向上および消費ら４カの低減勢
を可能にしてＬＳＩ装置の高性能化を図ることにある。

〔発明の栴成〕

そしてこの目的妓、本発明によれば、ベーシックセルア
レイと、該ベーシックセルアレイの周囲に配信され且つ
外部との信号の授受を行なう複数の入出力セルとをｕＵ
ｌし、該ベーシックセルフレイは複数の第１ベーシツク
セル及び該第１ベーシツクセルよシも大々る出力駆動能
力を有する複数の第２ベーシツクセルとがアレイ状に配
置されてなることを％徴とするマスクスライス集私回路
装置を提供することによって達成される。

〔発明の実施例〕

以下、図面を参照して本発明の詳細な説明する。第２図
は、本発明の１実施例に係わるケートアレイＬＳＩ装置
の半導体チップ上の各セルの配置を示す。同図において
、半導体チップ５上には、第１の種類のベーシックセル
６がそれぞれ例えば行列状に配置された４つのベーシッ
クセルアレイ７−Ｊ　、　７−２１７−３　、７−４　
、これらの各ベーシックアレイ７−１．７−２．７−３
．７−４の間に十字形に配置された第２のＦｔ類のベー
シックセル８、およびこれらの各ベーシックセルが配置
された内部セルエリアの外周に配植、された入出力セル
９が形成されている。第１の種類のベーシックセル６は
比較的か動能力の小さい出力移を具（＋７！ｉするもの
であり、第２の種類のベーシックセル８は大き々駆動能
力を泊する出力段を（ｌｉｔｉえたものである。そして
、出カフアンアウト養（・が比較的少ない回路あるいは
出力端子に接続される配線長がそれほど長くない回路に
は第１の秒剣１のベーシックセル６が用いられ、ファン
アウト数が多い回路および出力配線が長くなる回路には
第２の′４１・類のベーシックセル８が用いられる。こ
れによシ、ファンアウト数の増大または出力配線長の増
加によりて回路の動作速度が低下したシあるいは動作の
信頼骨が低下する船の不都合を防止することが可能にな
り、回路設計の自由度を増大させて高性能のＬＳＩ装置
を設訂１することができる。また、第２のｆＩＩＩ類の
ベーシックセル８を十字形状に配置して第１の種類のベ
ーシックセル６を４つのブロックすなわち４つのベーシ
ックセルアレイ７−１．７−２．７−３　、７−４　に
分ｖＪシているため、各ベーシックセルアレイ間を接続
する配線を紀２の和類のページアクセル８を経由して行
なうことが可能になシ、各ベーシックセルアレイ間を接
続する長い配線をよシ大なる駆動能力を有するベーシッ
クセルによって駆動することかできるから、回路の動作
速度等が低下することが防止され高速度の回路を実現す
ることができる。

第３図は、本発明の他の実施例に係わるゲイトアレイＬ
ＳＩ装置の半導体チップ上の各セルの配置を示す。同図
において、半導体チップ１０上には駆動能力の小さな第
１のＩｌｉ類のベーシックセル１１が４個と駆動能力の
大きな第２の種類のベーシックセルが２個組合わされて
構成されたベーシックセルユニツ）１３が例えば行列状
に配置されてベーシックアレイ１４が形成されている。

各ベーシックセルユニツ）１３は、例えば第２の１５ｊ
類のベーシックセリ１２をはさむように第１Ｌ：Ｄ利１
類のベーシックセル１１が配置されて構成されている。

このようなベーシックセルアレイ１４の外周ＩｔＣは入
出力セル１５が記名、されている。

第３図の装置においては、ファンアウト数の多い回路お
よび出力配線の長い回路は第２の種類のベーシックセル
１２を用いて構成され、その他の回路はＵλ１の種類の
ベーシックセルｊ１を用いて構成することができる。こ
れにより１半導体チップ１０内の長い配線をよシ駆動能
力の大きなベーシックセル１２によって駆動することが
可能になシ、回路の動作速度を向上させかつ設ｎ１の自
重圧を増大させることが可能になる２゜ 第４図れ、上述の各実施例における各ベーシックセルに
用いられる基本回路の例を示す。第４図（ａ）の回路は
、トランジスタＱ＋　およびＱ、と、抵抗Ｒ１ｅ　Ｒ，
ｌ　Ｒ３とを具備するインバータ回路である。この回路
は入力信号ＩＮが低レベルの時はトランジスタＱ、がオ
ン、トランジスタＱ、がオフとなって出力信号ＯＵＴが
高レベルとなシ、逆に入力信号ＩＮが高レベルの時はト
ランジスタＱ。

がオフ、トランジスタＱ、がオンとなって出力信号ＯＵ
Ｔが低レベルとなる。

第４　［２，１（ａ）に示すインバータ回路を前述の各
実施例におけるベーシックセルとして用いる場合は、駆
動能力の小なる第１の種類のベーシックセルにおいては
トランジスタＱ！のペース抵抗Ｒ１およびコレクタ抵抗
Ｒ３を比較的大きな値にしておき、駆動能力の大きな第
２の種類のベーシックセルとして用いる場合にはこれら
の各抵抗Ｒ２およびＲ。

をよシ小さくしておけばよい１゜ 第４図（ｂ）は第２の枦類のベーシックセルとして用い
られるよシ大なる駆動能力を有するインパーク回路の例
を示す。同図の回路は、トランジスタＱｓ　、Ｑ４−　
Ｑａ　、Ｑａ、　タイオードＤＩ、および抵抗Ｒ４ｒ　
Ｒｔ　ｔ　Ｒｅ　％によってオｉ１成され、入力信号Ｉ
Ｎが低レベルの詩はトランジスタＱ、がオン、トランジ
スタＱ、かオフ、トランジスタＱｓがオン、トランジス
タＱ、がオフとなって出力信号ＯＵＴが高レベルとなる
。また、入力信号ＩＮが高レベルの賭はトランジスタＱ
、がオフ、トランジスタＱ、がオン、トランジスタＱｓ
がオフ、トランジスタＱ、がオンと力って出力信号０Ｔ
ＪＴが低レベルになる。

第４図（ｂ）の回路は出力段がいわゆるトーテムポール
形式となっておりよシ大きな駆動能力を有するから、前
述の各実施例において大きな駆動能力が心安とされる第
２の和知のベーシックセルに用いることができる。この
場合、第１の種類のベーシックセルとしては例えば第４
図（ａ）の回路が用いられる。

第５図は、前述の各実施例におけるベーシックセルの出
力段の８Ｓ成を示す。第５図（ａ）はＮチャンネルＭＯ
８）ランジスタＱ７およびＰチャンネルＭＯ８）ランジ
スタＱ、によって構成されるＣＭＯＳバクファ回路を示
す。また第５図（ｂ）はＮＰＮ　）ランジスタＱ、およ
びＰＮＰ　）ランジスタＱ、。によって構成されるバイ
ポーラ型バッファ回路を示す。

そして、前述の各実施例において、第１の種類の駆動能
力の少なるベーシックセルとしては第５図ｆａｌに示す
バッファ回路を出力段とするＣＭＯ８型Ｏ８回路を用い
、第２の種類のより大きな駆動能力を必要とするベーシ
ックセルの基本回路としては、あるいは該ベーシックセ
ルの出力段としては第５図（ｂｌに示すバイポーラ型の
バッファ回路を用いることができる。

なお、前述の各実施例において、第２の種類のベーシッ
クセルの部分は、例えば大きな駆動能力をイｊするバッ
ファ回路すなわちドライバのみを配置しておき、第１の
８１Ｊ類のベーシックセルの出力を該ドライバを介して
他の回路に接続するようにしてもよい。また、第２のＳ
類のベーシックセルの部分には、例えば第１の種類のベ
ーシックセルと組合わせることによって第１の種類のベ
ーシックセルの駆動能力を大きくすることができる素子
、例えば第４図（ａ）に示す回路における抵抗Ｒ１およ
びＲ１とそれぞれ並列に接続される抵抗等のみを配置し
てもよい 第６図は、第３図のゲートアレイＬＳＩ装置のベーシッ
クセルユニット１３の詳細々構造の１９ｊｌを平■ｉ図
およびＡ−ＡＭ、における断面図にょ少示す。同図のベ
ーシックセルユニツ）ｌｉｔ、ｆｌｌえばｎ型基板１Ｇ
および該ｎ型基板１６上に形成されたｐ型ウェル１７上
に、それぞれ第１の径部のベーシックセルｌｌａおよび
Ｉｌｂと、第２の種類のベーシックセル１２ａ　および
１２ｂが形成されている。第１の種類のベーシックセル
ｌｌａはドレインまたれソースとなる３つのｎ型拡散層
と２つのゲート電極を具備し２個のｎチャンネルＭＩＳ
）７ンジスタを構成している。第１の種類のベーシック
セルｌｌｂはドレインまたはソースとなる３つのｎ型拡
散層とベーシックセルｌｌｂと共連の２つのゲート電極
を有しておシ、どれらの各％極によって２つのｐグヤン
ネルＭＩＳ　トランジスタを構成している。このような
２つのベーシックセルＩ　１　ａ　、　Ｉ　ｌ　＋）を
用い、中外パターンによって各電極を適宜接続すること
によシ例えば卯５図（Ｒ）のバッファ回路あるいは種々
の基本ゲート回路＠を構成することができる。第２のオ
」・類のベーシックセ／＋／　１２　ａおよび１２ｂ　
ｉｌ、それぞ第１．ｎｐｎ型バイポーラトランジスタお
よびｐｎｐ型バイポーラトランジスタを有しており、こ
れらのトランジスタを用いることＫよシ例えば第５図（
ｂ）のバッファ回路を構成することができる。

〔発明の効果〕

このように、本発明によれば、ベーシックセルとして駆
動能力の異なる複数種類の回路を用いることができるか
ら、ゲイトアレイＬＳＩ装置の回路膜引上の自由度が大
幅に増大すると共に、駆動能力不足による動作速度の低
″′Ｆ等を的確に防止してよυ高性能のＬＳＩ装置を実
現することができる。また、本発明によれば必要な箇所
にのみより大なる駆動能力を有する回路が用いられるか
ら無用の電力消費が防止されかつ回路の集積度をよシ大
きくすることが可能にｋる。

【図面の簡単な説明】

第１図は、従来形のゲートアレイＬＳＩ装置−の半導体
チップ上の各セルの配ｊ°を示す平百図、第２図および
第３図は本発明の実施例に係わるゲートアレイＬＳＩ装
置の半導体チップ上の各セルの配置を示す平Ｕｒｉ図、
第４図および第５図は第２図および第３図の装置に用い
られる各ベーシックセルの回路構成を示す電気回路図、
ぞして第６図は第３図の装置におけるベーシックセルユ
ニットの構造の１例を示す平面図および断面図である。 １．５，１０：半導体チップ、 ２：ベーシックセル、 ３．７−１．７−２．７−３．７−４．第４　：ベーシ
ックセルアレイ、 ４．９，１５：入出力セル、 ６　、　］　ｉｌ、　ｌｌａ、Ｊｉｂ　：第１のｍＭの
ベーシックセル、 ８．１２．１２ａ、１２ｂ　：第２の１ｆｆ類の４−シ
ックセル、 １３：ベーシックセルユニット、 １６−〇型基板、 ］７：ｐへ］ノウエル、 Ｑｔ　、Ｑｔ　、−Ｑ＋ｏ　：　Ｉ・ランジスタ、Ｒ１
＋　Ｒ，ｌ・・・Ｒｏ：抵　抗、 ＤＩ　：ダイオード。 唱許出願人 宮十通株式会社 特許出願代理人 弁理士青米　朗 弁理士西舘和之 弁理士　内　１）幸　男 弁理士　山　口　昭　之 ／−１日　ｄ 第５面 （ＣＩ） （ｂ） 手続補正書 昭和５９年９　月／１０ 特許庁長官志　賀　学　殿 １、事件の表示 昭和５８年　特許願　第１３７＋５９８　号２、発明の
名称 マスクスライス集積回路装置 ３、補正をする者 事件との関係　特許出願人 名称（５２２）　富士通株式会社 ４、代理人 （外　３　名） ５、補正の対象 （１）　＃ｉ細書の「特許請求の範囲」の欄（２）明細
書の「発明の詳細な説明」の榴６、補正の内容 （１）明細書の「特許請求の範囲」を別紙のとおり補正
する。 （２）明細書第４頁第１２行から第２０行に「そしてこ
の目的は、・・・・・・達成される。」とあるのを 「そしてこの目的は、本発明によれば、基板中央部に設
けられたベーシックセルアレイ部と、該ベーシックセル
アレイ部のＲ１／？ｉに配置なされ且つ外部との信号の
援受を行なう複数の入出力セルとを具備し、該ベーシッ
クセルアレイ部はアレイ状に配置された複数のベーシッ
クセルユニットを有し、該ベーシックセルユニットは、
ＰＩＭ工ＳトランジスタおよびＮ型Ｍ工Ｓトランジスタ
を有する第１のベーシックセルと、ＰｎＰ型バイポーラ
トランジスタおよびｎｕｎ型バイポーラトランジスタを
有する第２のベーシックセルとを具備することを特徴と
するマスタスライス集積回路装置を提供することによっ
て達成される。」と補正する。 Ｚ　添付書類の目録 補正特許請求の範囲　１通 ２、特許請求の範囲 とを特徴とするマスクスライス集積回路装置。

Claims (1)

1. 【特許請求の範囲】 １　ベーシックセルアレイと、該ベーシックセルアレイ
   の周囲に配置され且つ外部との信号の授受を行なう複数
   の入出力セルとを具備し、該ベーシックセルアレイは複
   数の第１ベーシツクセル及び該第１ベーシツクセルより
   も大なる出力駆動能力を有する複数の第２ベーシツクセ
   ルとがアレイ状に配置されてなることを特徴とするマス
   タスライス集積回路装置。 ２　該第２ベーシツクセルが、複数の第１ベーシツクセ
   ルを複数のブロックに分割する様に配置されていること
   を特徴とする特許請求の範囲第１ｍ記載のマスタスライ
   ス集積回路装置。