JPS62119962A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62119962A JPS62119962A JP60259282A JP25928285A JPS62119962A JP S62119962 A JPS62119962 A JP S62119962A JP 60259282 A JP60259282 A JP 60259282A JP 25928285 A JP25928285 A JP 25928285A JP S62119962 A JPS62119962 A JP S62119962A
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- JP
- Japan
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- wiring
- width
- circuit
- bit
- memory
- Prior art date
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置、特に誤り検出訂正（Ｅ ＣＣ
）回路付きのメモリの配線に関する。
）回路付きのメモリの配線に関する。
従来、ダイナミックランダムアクセスメモリ（ＤＲＡＭ
）は、６４に〜２５６にクラスの場合、電極配線は２層
の多結晶シリコン（第１層はキャパシタプレート、第２
層はゲート）と１層のアルミ配線で構成されていたが、
高集積化、高速化に伴って２層アルミ構造も採用される
様になった。
）は、６４に〜２５６にクラスの場合、電極配線は２層
の多結晶シリコン（第１層はキャパシタプレート、第２
層はゲート）と１層のアルミ配線で構成されていたが、
高集積化、高速化に伴って２層アルミ構造も採用される
様になった。
２層アルミ配線はゲートアレー等ロジックＩＣでは頻繁
に使われているが、ＤＲＡＭでは使用例が極めて少い。
に使われているが、ＤＲＡＭでは使用例が極めて少い。
理由は２層アルミプロセスは歩留りが悪く、コスト高に
なるためである。特に２層目のアルミ配線は大きい段差
部を持つ下地に行なわれるので断線しやすい。しかし２
層のアルミ配線を用いると、これまでにない様々な特徴
を持たせることができる。例えばワード線の低抵抗化、
親子ビット線によるＣレシオ改善がそれである。
なるためである。特に２層目のアルミ配線は大きい段差
部を持つ下地に行なわれるので断線しやすい。しかし２
層のアルミ配線を用いると、これまでにない様々な特徴
を持たせることができる。例えばワード線の低抵抗化、
親子ビット線によるＣレシオ改善がそれである。
第５図はワード線低抵抗化の例で、１層目の多結晶シリ
コンをキャパシタ電極１２に、２層目多結晶シリコンを
ワード線１４ａ、１４ｂ、・・・・・・に用い、第１層
アルミをビット線１８ （おり返し形式）にし、第２Ｎ
アルミ１６ａ、１６ｂ・・・・・・をワード線１４ａ、
１４ｂ、・−・・・・に平行に配線して適当な間隔で該
ワード線とのコンタクトをとり （点線で示す）、多結
晶シリコンワード線１４ａ、１４ｂ、・・・・・・の抵
抗によるワード線電圧の伝播遅延をアルミ層１６ａ、１
６ｂ、・・・・・・によるバイパスによって極めて少な
くしたものである。１０は半導体基板、１０ａ、１０ｂ
、・・・・・・は拡散層で、ｌＯａと１４ａと１０ｂが
１トランジスタ１キヤパシタ型メモリセルのトランジス
タを、また１２の左側とその下部の基板部分がキャパシ
タを構成する。同様に１０ｄと１４ｄと１０ｃは該トラ
ンジスタ、１２の右側とその下部の基板１０部分は該キ
ャパシタである。
コンをキャパシタ電極１２に、２層目多結晶シリコンを
ワード線１４ａ、１４ｂ、・・・・・・に用い、第１層
アルミをビット線１８ （おり返し形式）にし、第２Ｎ
アルミ１６ａ、１６ｂ・・・・・・をワード線１４ａ、
１４ｂ、・−・・・・に平行に配線して適当な間隔で該
ワード線とのコンタクトをとり （点線で示す）、多結
晶シリコンワード線１４ａ、１４ｂ、・・・・・・の抵
抗によるワード線電圧の伝播遅延をアルミ層１６ａ、１
６ｂ、・・・・・・によるバイパスによって極めて少な
くしたものである。１０は半導体基板、１０ａ、１０ｂ
、・・・・・・は拡散層で、ｌＯａと１４ａと１０ｂが
１トランジスタ１キヤパシタ型メモリセルのトランジス
タを、また１２の左側とその下部の基板部分がキャパシ
タを構成する。同様に１０ｄと１４ｄと１０ｃは該トラ
ンジスタ、１２の右側とその下部の基板１０部分は該キ
ャパシタである。
第４図は親子ビット線即ちビット線を分割（子）ビット
線と共通（親）ビット線で構成した例で、１８が第１層
アルミ配線で構成される分割ビット線、２０が第２層ア
ルミ配線で構成される共通ビット線である。この親子ビ
ット線方式のメモリの回路図は第３図の如くなっている
。ビット線１８は本例では８分割されており、その各分
割ビット線にそれぞれセンスアンプＳＡが設けられ、各
ブロックＢ １’、 Ｂ ２． ・・・・・・はブロッ
ク選択信号で開閉するトランジスタ２２を介して共通ビ
ット線２０に接続され、該共通ビット線はカラムゲート
を介してデータバスＤＢ、ＤＢに接続される。周知のよ
うにメモリには多数のビット線があるが、図ではその１
つのみ示す。ビット線に直交して多数のワード線が走り
、ワード線とビット線の各交点にメモリセルが配設され
るが、図ではこれも省略している。
線と共通（親）ビット線で構成した例で、１８が第１層
アルミ配線で構成される分割ビット線、２０が第２層ア
ルミ配線で構成される共通ビット線である。この親子ビ
ット線方式のメモリの回路図は第３図の如くなっている
。ビット線１８は本例では８分割されており、その各分
割ビット線にそれぞれセンスアンプＳＡが設けられ、各
ブロックＢ １’、 Ｂ ２． ・・・・・・はブロッ
ク選択信号で開閉するトランジスタ２２を介して共通ビ
ット線２０に接続され、該共通ビット線はカラムゲート
を介してデータバスＤＢ、ＤＢに接続される。周知のよ
うにメモリには多数のビット線があるが、図ではその１
つのみ示す。ビット線に直交して多数のワード線が走り
、ワード線とビット線の各交点にメモリセルが配設され
るが、図ではこれも省略している。
分割ビット線はＣレシオの改善に有効であるが、単純に
分割すると各ブロックにカラムデコーダを置かねばなら
ず、集積度向上を阻害する。第３図に示す親子ビット線
方式にすると、ビット線を８分割しているにも拘わらず
図示のようにカラムデコーダは１つで済み、チップ面積
の無駄な使用などを避けることができる。
分割すると各ブロックにカラムデコーダを置かねばなら
ず、集積度向上を阻害する。第３図に示す親子ビット線
方式にすると、ビット線を８分割しているにも拘わらず
図示のようにカラムデコーダは１つで済み、チップ面積
の無駄な使用などを避けることができる。
メモリは大容量になる程ビットエラーを発生し易く、こ
の対策として冗長ビットの採用が普及し始めている。ま
たハミングコード又は水平−垂直バリティ方式などの誤
り検出訂正（ＥＣＣ）回路をチップに搭載することが考
えられている。チップにＥＣＣ回路を搭載すると少数ピ
ッ］−１通常は１ビツト、ならエラー訂正することがで
き、しかもこれはソフトエラー、ハードエラーを問わな
いからこれらの両方に対処できる。
の対策として冗長ビットの採用が普及し始めている。ま
たハミングコード又は水平−垂直バリティ方式などの誤
り検出訂正（ＥＣＣ）回路をチップに搭載することが考
えられている。チップにＥＣＣ回路を搭載すると少数ピ
ッ］−１通常は１ビツト、ならエラー訂正することがで
き、しかもこれはソフトエラー、ハードエラーを問わな
いからこれらの両方に対処できる。
ＥＣＣ回路によるエラー訂正は、ワード線を選択して、
それに連なる複数のデータビット及びパリティビットを
読出し、これらによりエラーチェック及び訂正を行−な
う。エラー訂正できるのは１ビツトであるから、ワード
線に連なる複数のデータビット及びパリティビット従っ
て複数のビット線の１つに障害が発生した場合はこれを
訂正することができるが、ワード線それ自体に障害が発
生すると全ビットがエラーになるのでこれは訂正できな
い。従ってエラー訂正可否から見るとビット線（共通ビ
ット線も同様）は細く弱いものでよいが、ワード線は太
く丈夫でなければならない。第５図のメモリでは、断線
し易い第２層アルミ配線１６がワード線方向に走ってい
るので訂正可否の観点からこれは好ましいものではなく
、これに対し第４図のメモリでは第２層アルミ配線２０
がビット線方向に走るのでこれは好ましい。
それに連なる複数のデータビット及びパリティビットを
読出し、これらによりエラーチェック及び訂正を行−な
う。エラー訂正できるのは１ビツトであるから、ワード
線に連なる複数のデータビット及びパリティビット従っ
て複数のビット線の１つに障害が発生した場合はこれを
訂正することができるが、ワード線それ自体に障害が発
生すると全ビットがエラーになるのでこれは訂正できな
い。従ってエラー訂正可否から見るとビット線（共通ビ
ット線も同様）は細く弱いものでよいが、ワード線は太
く丈夫でなければならない。第５図のメモリでは、断線
し易い第２層アルミ配線１６がワード線方向に走ってい
るので訂正可否の観点からこれは好ましいものではなく
、これに対し第４図のメモリでは第２層アルミ配線２０
がビット線方向に走るのでこれは好ましい。
メモリは大容量化、高集積化されるにつれてメモリセル
は小型になり、また配線は細幅化、多層化されて断線を
発生し易くなる。本発明はか＼る問題に対処しようとす
るものである。
は小型になり、また配線は細幅化、多層化されて断線を
発生し易くなる。本発明はか＼る問題に対処しようとす
るものである。
ＥＣＣ回路搭載半導体記憶装置では、セルアレーより読
出したデータを１ビットエラーなら訂正して出力できる
のでビット線などは弱くてもよい。
出したデータを１ビットエラーなら訂正して出力できる
のでビット線などは弱くてもよい。
本発明はか＼る点に着目するものであってビット線など
のＥＣＣ回路による訂正が可能な配線は細幅にして集積
度向上、Ｃレシオ向上を図り、かつ製造歩留等の向上を
図ろうとするものである。
のＥＣＣ回路による訂正が可能な配線は細幅にして集積
度向上、Ｃレシオ向上を図り、かつ製造歩留等の向上を
図ろうとするものである。
本発明は、誤り検出訂正回路を備えて、メモリセルアレ
ーから読出したデータに誤りがあれば訂正して出力する
半導体記憶装置において、該誤り検出訂正回路による訂
正が可能な配線部分の最小線幅に対して、該誤り検出訂
正回路による訂正が不可能な配線部分の最小線幅を１４
０％以上広くしたものである。
ーから読出したデータに誤りがあれば訂正して出力する
半導体記憶装置において、該誤り検出訂正回路による訂
正が可能な配線部分の最小線幅に対して、該誤り検出訂
正回路による訂正が不可能な配線部分の最小線幅を１４
０％以上広くしたものである。
ＥＣＣ回路によって救済できる回路部分の配線幅は最小
とし、救済不可能な回路部分の配線幅はそれよりも広い
幅とすれば、大容量化、高集積化を図りながら、たとえ
配線に断線が生じてもＥＣＣ回路により救済できるから
チップ製造歩留りを悪化させない様にすることができる
。線幅を細くすれば断線の確率が増え、またＥＣＣ回路
により断線を救済できれば等価的に該確率を下げること
ができ、従って両者が相殺し合う点を最小線幅比とする
ことができる。線幅を細くすることによる断線確率の変
化は統計的に求めることができ、これによるとＥＣＣ回
路による訂正が可能な配線の最少線幅に対し、ＥＣＣ回
路による訂正が不可能な配線の最小線幅は１４０％以上
にするとよいことになる。
とし、救済不可能な回路部分の配線幅はそれよりも広い
幅とすれば、大容量化、高集積化を図りながら、たとえ
配線に断線が生じてもＥＣＣ回路により救済できるから
チップ製造歩留りを悪化させない様にすることができる
。線幅を細くすれば断線の確率が増え、またＥＣＣ回路
により断線を救済できれば等価的に該確率を下げること
ができ、従って両者が相殺し合う点を最小線幅比とする
ことができる。線幅を細くすることによる断線確率の変
化は統計的に求めることができ、これによるとＥＣＣ回
路による訂正が可能な配線の最少線幅に対し、ＥＣＣ回
路による訂正が不可能な配線の最小線幅は１４０％以上
にするとよいことになる。
第１図は本発明の実施例を示す。この実施例のメモリは
１２ビツト（８データビツト＋４パリテイビツト）のハ
ミングコードをもつ８ビツトＩ１０端子Ｄｉｎｌ ”
Ｄｉｎ８ 、 Ｄｏｕ口〜Ｄｏｕｔ８をもつＤＲＡＭで
ある。セルアレーＭＣＡ内に１２ピント単位でデータが
格納されており、このうちの１ビツトにデータの欠損、
誤りがあっても正しいデータとして出力できる。ピッ１
−線１８は、この図では略示しているが第３図と同様に
Ｃレシオを改善するために８分割されている。その各分
割ビット線は平行に走る２層目のアルミ層による親ビッ
ト線２０と共に親子ビット線形式をとる。このメモリは
ＥＣＣ回路を搭載しており、ＥＤＣはその誤り検出回路
、ＤＥＣはデコーダ、ＥＣは誤り訂正回路である。セル
アレーＭＣＡより１２ビット単位で読出した記憶データ
及びパリティはデータバスＤＢ、データバスアンプＳＢ
Ｉ〜５Ｂ１２を通して誤り検出回路ＥＤＣに入力し、該
回路ＥＤＣはエラーチェックしてその結果（４ビツトシ
ンドローム）をデコーダＤＥＣに入力し、該デコーダは
エラービット位置で１、他は０の１２ビツト出力を生じ
、１２個の排他オア回路からなる誤り訂正回路ＥＣは該
出力によりエラー訂正し、８ビツトの訂正済みデータを
出力バッファ○Ｂ１〜ＯＢ８へ与える。また１２ビツト
の訂正済みデータ及びパリティはセレクタＳＥＬ、ライ
トアンプＷＡ１−ＷＡ１２、データバスＤＢを通してセ
ルアレーＭＣＡへ与え、エラービットのあったセル記憶
データを訂正しておく。８ビツト入力（ｉ込み）データ
は端子Ｄｉｎ １〜Ｄｉｎ８、入力バッファＩＢ１〜Ｉ
Ｂ８を通ってエンコーダＥＮＣに入り、こ＼で４ビツト
のパリティを発生して１２ビツトハミングコードとなり
、これはセレクタＳＥＬ、ライトアンプＷＡＩ〜ＷＡ１
２、データバスＤＢを通ってセルアレーＭＣＡに入り、
アドレスで指定されるメモリセル群へ書込まれる。
１２ビツト（８データビツト＋４パリテイビツト）のハ
ミングコードをもつ８ビツトＩ１０端子Ｄｉｎｌ ”
Ｄｉｎ８ 、 Ｄｏｕ口〜Ｄｏｕｔ８をもつＤＲＡＭで
ある。セルアレーＭＣＡ内に１２ピント単位でデータが
格納されており、このうちの１ビツトにデータの欠損、
誤りがあっても正しいデータとして出力できる。ピッ１
−線１８は、この図では略示しているが第３図と同様に
Ｃレシオを改善するために８分割されている。その各分
割ビット線は平行に走る２層目のアルミ層による親ビッ
ト線２０と共に親子ビット線形式をとる。このメモリは
ＥＣＣ回路を搭載しており、ＥＤＣはその誤り検出回路
、ＤＥＣはデコーダ、ＥＣは誤り訂正回路である。セル
アレーＭＣＡより１２ビット単位で読出した記憶データ
及びパリティはデータバスＤＢ、データバスアンプＳＢ
Ｉ〜５Ｂ１２を通して誤り検出回路ＥＤＣに入力し、該
回路ＥＤＣはエラーチェックしてその結果（４ビツトシ
ンドローム）をデコーダＤＥＣに入力し、該デコーダは
エラービット位置で１、他は０の１２ビツト出力を生じ
、１２個の排他オア回路からなる誤り訂正回路ＥＣは該
出力によりエラー訂正し、８ビツトの訂正済みデータを
出力バッファ○Ｂ１〜ＯＢ８へ与える。また１２ビツト
の訂正済みデータ及びパリティはセレクタＳＥＬ、ライ
トアンプＷＡ１−ＷＡ１２、データバスＤＢを通してセ
ルアレーＭＣＡへ与え、エラービットのあったセル記憶
データを訂正しておく。８ビツト入力（ｉ込み）データ
は端子Ｄｉｎ １〜Ｄｉｎ８、入力バッファＩＢ１〜Ｉ
Ｂ８を通ってエンコーダＥＮＣに入り、こ＼で４ビツト
のパリティを発生して１２ビツトハミングコードとなり
、これはセレクタＳＥＬ、ライトアンプＷＡＩ〜ＷＡ１
２、データバスＤＢを通ってセルアレーＭＣＡに入り、
アドレスで指定されるメモリセル群へ書込まれる。
このメモリは４ＭビットのＤＲＡＭとすると、親ビット
線２０は２０４８組あり、このビット線の線幅は０．９
５μｍに設計しである。ＥＣＣ回路の働きで２層目のア
ルミ配線による親ビット線２０は１２ビツトの符号化デ
ータグループ内では１ビツト分の断線が生じても正しい
データ出力が得られる。一方、データ８ビツト、パリテ
ィ４ビツトのパリティチェラフを行う誤り検出回路ＥＤ
Ｃには、６人力Ｅ−ＯＲ（排他論理和）回路が２組、５
人力Ｅ−ＯＲ回路が２組あるが、これらへの電源回路の
給電線は幅１５μｍの＄２層アルミ層を用い、またエラ
ービットの指摘を行うシンドロームのデコード回路ＤＥ
Ｃではアドレス信号（シンドローム）入力部分に第２層
アルミ配線を用いたが配線幅は１．４μｍとし、同様に
メモリセルアレーのロウデコーダＲＤ及びワード線駆動
回路（図示せず）にも１．４μｍ幅の第２層アルミを用
いた。
線２０は２０４８組あり、このビット線の線幅は０．９
５μｍに設計しである。ＥＣＣ回路の働きで２層目のア
ルミ配線による親ビット線２０は１２ビツトの符号化デ
ータグループ内では１ビツト分の断線が生じても正しい
データ出力が得られる。一方、データ８ビツト、パリテ
ィ４ビツトのパリティチェラフを行う誤り検出回路ＥＤ
Ｃには、６人力Ｅ−ＯＲ（排他論理和）回路が２組、５
人力Ｅ−ＯＲ回路が２組あるが、これらへの電源回路の
給電線は幅１５μｍの＄２層アルミ層を用い、またエラ
ービットの指摘を行うシンドロームのデコード回路ＤＥ
Ｃではアドレス信号（シンドローム）入力部分に第２層
アルミ配線を用いたが配線幅は１．４μｍとし、同様に
メモリセルアレーのロウデコーダＲＤ及びワード線駆動
回路（図示せず）にも１．４μｍ幅の第２層アルミを用
いた。
これらは、万一断線を起すとＥＣＣ回路では救済できず
、チップは致命的故障となる部分である。
、チップは致命的故障となる部分である。
このためＥＣＣ回路で救済可能な部分よりも配線幅を広
くしている。
くしている。
ＥＣＣ回路で救済可能部分とそうでない部分の配線パタ
ーン幅の差は、断線確率の線幅依存性とチップの全体的
な歩留り評価で決定される。実験的データによると、幅
０．９μＩｎのアルミ配線は１゜５μｍ幅のアルミ配線
に対して１０倍の断線確率がある。第２層アルミビット
線の断線確率をＰとし、３０７２本（折り返しビット線
構造ではＢＬ。
ーン幅の差は、断線確率の線幅依存性とチップの全体的
な歩留り評価で決定される。実験的データによると、幅
０．９μＩｎのアルミ配線は１゜５μｍ幅のアルミ配線
に対して１０倍の断線確率がある。第２層アルミビット
線の断線確率をＰとし、３０７２本（折り返しビット線
構造ではＢＬ。
ＢＬ対で１本と数え、３０７２本はデータ用ビット線２
０４８本とパリティピット用ビット線１０２４本の合計
値）すべてのビット線に断線のない確率をＰｏ、１本の
ビット線に断線のない確率をｐとすると、ｐ ＝ ｐ
０３０７２で表わされる（断線の発生をランダムな分布
で起ると仮定する）。ハミングコードを形成する１２ビ
ツトの符号内に断線が無い確率をｒｏとすると、 ｒＯ＝ｐ′２ で表わされ、１２ビット符号内に１ビツトだけ断線があ
る確率をｒ＋とすると ｒ＋＝１２ｃ＋Ｐ （１−Ｐ）’ で表わされる。この場合ＥＣＣ回路で断線による障害は
救済されるので良しとする。３０７２ビツト内に１２ビ
ツトは２５６組あるので、セルアレーとしてＥＣＣによ
って救済可能なビット線断線による障害状態は、 ２５６組のうち１組だけ断線１本あり ・・・・・・２５６Ｃ１ｒｏ ｒ１ ２５６組のうち２組だけ断線１本あり −・・・ ２５６Ｃ２ｒｑ ｒ１ ２５６組のうち３組だけ断線１本あり ・−・” ２５６Ｃ３ｒｏ ｒｔ ２５６組のうち２５６組すべて断線１本あり”・”・２
５６Ｃ２５６ｒ １２” である、これらすべてがＥＣＣ回路によって救済゛され
るので、ＥＣＣ回路付きによって良品とされるセルアレ
ーの確率はこれらの総和であり、これをＹとすると Ｙ ＝ ｒ ｏ２５’ ＋ ２５６Ｃ１ｒ □ ｒ Ｉ
＋ ２５６Ｃ２ｒ Ｏ”’ ｒ ３２＋ ・・・・・・
＋ ２５６Ｃ２５，ｒ Ｉ２５６；（ｒ （１＋ｒ１
）２５６ で表わされる。具体的な例としてＰａ＝０．１とすると
Ｙ＝０．９９１はなり約１桁歩留りが向上する。
０４８本とパリティピット用ビット線１０２４本の合計
値）すべてのビット線に断線のない確率をＰｏ、１本の
ビット線に断線のない確率をｐとすると、ｐ ＝ ｐ
０３０７２で表わされる（断線の発生をランダムな分布
で起ると仮定する）。ハミングコードを形成する１２ビ
ツトの符号内に断線が無い確率をｒｏとすると、 ｒＯ＝ｐ′２ で表わされ、１２ビット符号内に１ビツトだけ断線があ
る確率をｒ＋とすると ｒ＋＝１２ｃ＋Ｐ （１−Ｐ）’ で表わされる。この場合ＥＣＣ回路で断線による障害は
救済されるので良しとする。３０７２ビツト内に１２ビ
ツトは２５６組あるので、セルアレーとしてＥＣＣによ
って救済可能なビット線断線による障害状態は、 ２５６組のうち１組だけ断線１本あり ・・・・・・２５６Ｃ１ｒｏ ｒ１ ２５６組のうち２組だけ断線１本あり −・・・ ２５６Ｃ２ｒｑ ｒ１ ２５６組のうち３組だけ断線１本あり ・−・” ２５６Ｃ３ｒｏ ｒｔ ２５６組のうち２５６組すべて断線１本あり”・”・２
５６Ｃ２５６ｒ １２” である、これらすべてがＥＣＣ回路によって救済゛され
るので、ＥＣＣ回路付きによって良品とされるセルアレ
ーの確率はこれらの総和であり、これをＹとすると Ｙ ＝ ｒ ｏ２５’ ＋ ２５６Ｃ１ｒ □ ｒ Ｉ
＋ ２５６Ｃ２ｒ Ｏ”’ ｒ ３２＋ ・・・・・・
＋ ２５６Ｃ２５，ｒ Ｉ２５６；（ｒ （１＋ｒ１
）２５６ で表わされる。具体的な例としてＰａ＝０．１とすると
Ｙ＝０．９９１はなり約１桁歩留りが向上する。
Ｐｏがこれより低ければ更に改善率が向上する。
このことからセルアレー内のＥＣＣ回路による救済が可
能な配線に関しては、ＥＣＣによる救済が可能でない部
分と比較して断線確率は１０場合高いものを用いてもか
まわないことになる。逆に言えばＥＣＣ回路で救済可能
でない部分は１０倍の信頼性が必要になる。
能な配線に関しては、ＥＣＣによる救済が可能でない部
分と比較して断線確率は１０場合高いものを用いてもか
まわないことになる。逆に言えばＥＣＣ回路で救済可能
でない部分は１０倍の信頼性が必要になる。
このことから、第１図のメモリにおいてはセルアレーの
ビット線には０．９５μｍの幅、ＥＣＣ救済の効かない
部分では１桁信頼性の高い１．４μｍ幅のアルミ配線を
用いた。
ビット線には０．９５μｍの幅、ＥＣＣ救済の効かない
部分では１桁信頼性の高い１．４μｍ幅のアルミ配線を
用いた。
、 本発明は２ｒｔｉアルミ構造のメモリに限らず、
単層アルミ又は３層以上のアルミ構造のメモリにも通用
することができる。第２図は単層アルミ配線を用いたメ
モリの例を示す。アルミニウムのビット線１８は４区間
に分割されてそれぞれの区間にセンスアンプを置いてＣ
レシオを改善している。
単層アルミ又は３層以上のアルミ構造のメモリにも通用
することができる。第２図は単層アルミ配線を用いたメ
モリの例を示す。アルミニウムのビット線１８は４区間
に分割されてそれぞれの区間にセンスアンプを置いてＣ
レシオを改善している。
分割されたビット線はＭＯ３Ｉ−ランジスタで接続され
、各分割区間に共通の１つのカラムデコーダＣＤを置く
ことによってデータの入出力ができるのでデコーダの重
複による面積増大がない。本発明ではこのメモリのビッ
ト線１８は幅０．９μｍにし、周辺回路の配線の幅は１
．３μｍとする。これによってビット線断線による故障
確率は、周辺回路のＥＣＣの効果の無い部分とセルアレ
ーのＥＣＣ回路による救済可能な部分の各故障発生確率
のバランスをとることができる。但し、周辺回路はセル
アレー内と比べると配線の合計の長さは相対的に短いの
で本発明の設計方法によってチップの歩留りはやはり主
としてセルアレー内の故障数で決定される様になる。こ
の理由は、前記評価方法で２５６組の符号化データグル
ープにすべて１本ずつ断線が含まれる場合（つまり断線
本数合計２５６本）もＥＣＣ回路によって救済可能なの
でこれも良品としていたが、現実にはこれだけの断線が
生じている場合製造工程上何らかの異常があると考えね
ばならず、この様な製品は長期的信頼性も乏しいので良
品とするわけにいかない。従ってメモリーテスターによ
る検査時の良品は断線本数がせいぜい８本以内とする様
に厳しく検査基準を設けることになるためである。
、各分割区間に共通の１つのカラムデコーダＣＤを置く
ことによってデータの入出力ができるのでデコーダの重
複による面積増大がない。本発明ではこのメモリのビッ
ト線１８は幅０．９μｍにし、周辺回路の配線の幅は１
．３μｍとする。これによってビット線断線による故障
確率は、周辺回路のＥＣＣの効果の無い部分とセルアレ
ーのＥＣＣ回路による救済可能な部分の各故障発生確率
のバランスをとることができる。但し、周辺回路はセル
アレー内と比べると配線の合計の長さは相対的に短いの
で本発明の設計方法によってチップの歩留りはやはり主
としてセルアレー内の故障数で決定される様になる。こ
の理由は、前記評価方法で２５６組の符号化データグル
ープにすべて１本ずつ断線が含まれる場合（つまり断線
本数合計２５６本）もＥＣＣ回路によって救済可能なの
でこれも良品としていたが、現実にはこれだけの断線が
生じている場合製造工程上何らかの異常があると考えね
ばならず、この様な製品は長期的信頼性も乏しいので良
品とするわけにいかない。従ってメモリーテスターによ
る検査時の良品は断線本数がせいぜい８本以内とする様
に厳しく検査基準を設けることになるためである。
この結果、ＥＣＣ回路によるセルアレーの不良救済でセ
ルアレーの歩留りを周辺回路よりも良くすることが出来
るものの、最終的にはやはりセルアレー内の故障数で歩
留りを制限することになる。
ルアレーの歩留りを周辺回路よりも良くすることが出来
るものの、最終的にはやはりセルアレー内の故障数で歩
留りを制限することになる。
またこの方が検査がやりやすい。なぜならば周辺回路で
の故障は多数のモードのエラーになるため解明が面倒に
なるからである。
の故障は多数のモードのエラーになるため解明が面倒に
なるからである。
この様な設計にするとき、ＥＣＣ付メモリのセルアレー
内のビット線系の最小配線幅とＥＣＣ回路による訂正効
力のない周辺部最小線幅との関係を後者が前者の１４０
％〜２００％にするのがよ′ い。この理由を次に説
明する。ＥＣＣ回路で救済可能部分とそうでない部分の
各最小配線幅を等しいか高々１２０％程度の差とする場
合、主として歩留りはＥＣＣ回路の無い部分での断線等
で決る。
内のビット線系の最小配線幅とＥＣＣ回路による訂正効
力のない周辺部最小線幅との関係を後者が前者の１４０
％〜２００％にするのがよ′ い。この理由を次に説
明する。ＥＣＣ回路で救済可能部分とそうでない部分の
各最小配線幅を等しいか高々１２０％程度の差とする場
合、主として歩留りはＥＣＣ回路の無い部分での断線等
で決る。
この理由は、セルアレー内は断線等の故障は少く、もし
あってもＥＣＣ回路の効果で偶発的に生じる断線等はす
べて救済され必ずしもＥＣＣ回路無しでも少しの冗長ビ
ット線を置き、不良部分と切替えることで十分歩留りを
上げることができるからである。逆に、セルアレー内と
周辺回路とで極端に最小線幅の差があると、配線の極端
に細いセルアレー内では多数の断線が生じて、ＥＣＣ回
路によって救済可能であっても長期的な信頼性がなくな
る。結局、セルアレー内の配線に対して周辺回路の最小
幅を１４０％〜２００％とすることで主として故障はセ
ルアレー内で起りかつその故障はＥＣＣで救済可能でま
た検査時に故障数をモニターすることで製造工程の信頼
度の管理ができるためである。
あってもＥＣＣ回路の効果で偶発的に生じる断線等はす
べて救済され必ずしもＥＣＣ回路無しでも少しの冗長ビ
ット線を置き、不良部分と切替えることで十分歩留りを
上げることができるからである。逆に、セルアレー内と
周辺回路とで極端に最小線幅の差があると、配線の極端
に細いセルアレー内では多数の断線が生じて、ＥＣＣ回
路によって救済可能であっても長期的な信頼性がなくな
る。結局、セルアレー内の配線に対して周辺回路の最小
幅を１４０％〜２００％とすることで主として故障はセ
ルアレー内で起りかつその故障はＥＣＣで救済可能でま
た検査時に故障数をモニターすることで製造工程の信頼
度の管理ができるためである。
尚、ＥＣＣ回路を備えない従来のメモリではセルアレー
内の配線の最小幅に対し周辺回路の最小幅は１００％〜
１２０％程度が多い。これは面積的にチップの約半分以
上を占めるセルアレーが最も断線を生じる率が高いため
なるべく幅の広い配線を用いつつ、かつビット線寄生容
量をなるべく少くするためにできる限り細い配線を用い
るとの矛盾した要請の結果である。ＥＣＣ回路付ではＥ
ＣＣ回路無しよりも一段と細い配線が用いることができ
て、Ｃレシオの改善に役立つ。
内の配線の最小幅に対し周辺回路の最小幅は１００％〜
１２０％程度が多い。これは面積的にチップの約半分以
上を占めるセルアレーが最も断線を生じる率が高いため
なるべく幅の広い配線を用いつつ、かつビット線寄生容
量をなるべく少くするためにできる限り細い配線を用い
るとの矛盾した要請の結果である。ＥＣＣ回路付ではＥ
ＣＣ回路無しよりも一段と細い配線が用いることができ
て、Ｃレシオの改善に役立つ。
以上説明したように、本発明ではＥＣＣ回路付きメモリ
において、ＥＣＣ回路で救済可能な配線即ちセルアレー
のビット線の幅より、ＥＣＣ回路で救済不可能な配線例
えば周辺回路の配線の幅を大にしたので集積度の向上、
ビット線寄生容量の減少によるＣレシオ向上などを図り
つ−、歩留及び信頼性の高いメモリを提供することがで
きる。
において、ＥＣＣ回路で救済可能な配線即ちセルアレー
のビット線の幅より、ＥＣＣ回路で救済不可能な配線例
えば周辺回路の配線の幅を大にしたので集積度の向上、
ビット線寄生容量の減少によるＣレシオ向上などを図り
つ−、歩留及び信頼性の高いメモリを提供することがで
きる。
第１図および第２図は本発明の実施例を示すブロック図
、第３図は親子ビット線型メモリの要部回路図、第４図
および第５図はアルミ２層目配線を持つメモリの概略断
面図である。
、第３図は親子ビット線型メモリの要部回路図、第４図
および第５図はアルミ２層目配線を持つメモリの概略断
面図である。
Claims (1)
- 【特許請求の範囲】 誤り検出訂正回路を備えて、メモリセルアレーから読出
したデータに誤りがあれば訂正して出力する半導体記憶
装置において、 該誤り検出訂正回路による訂正が可能な配線部分の最小
線幅に対して、該誤り検出訂正回路による訂正が不可能
な配線部分の最小線幅を１４０％以上広くしたことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259282A JPS62119962A (ja) | 1985-11-19 | 1985-11-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259282A JPS62119962A (ja) | 1985-11-19 | 1985-11-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62119962A true JPS62119962A (ja) | 1987-06-01 |
Family
ID=17331921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259282A Pending JPS62119962A (ja) | 1985-11-19 | 1985-11-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62119962A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467669A (ja) * | 1990-07-09 | 1992-03-03 | Fujitsu Ltd | 半導体集積回路 |
| JPH05226612A (ja) * | 1991-12-02 | 1993-09-03 | Nec Corp | 半導体メモリ |
-
1985
- 1985-11-19 JP JP60259282A patent/JPS62119962A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467669A (ja) * | 1990-07-09 | 1992-03-03 | Fujitsu Ltd | 半導体集積回路 |
| JPH05226612A (ja) * | 1991-12-02 | 1993-09-03 | Nec Corp | 半導体メモリ |
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