JPS62120544A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS62120544A JPS62120544A JP26281185A JP26281185A JPS62120544A JP S62120544 A JPS62120544 A JP S62120544A JP 26281185 A JP26281185 A JP 26281185A JP 26281185 A JP26281185 A JP 26281185A JP S62120544 A JPS62120544 A JP S62120544A
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- JP
- Japan
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- level
- interruption
- highest
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 5
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータに関し、特に分岐１割
シ込み処理等でプログラムの番地を待避させるスタック
を有するマイクロコンピュータに関する。
シ込み処理等でプログラムの番地を待避させるスタック
を有するマイクロコンピュータに関する。
従来の処理フローを第２図を用いて説明する。
第２図は一つの例としてスタックが２レベルのものであ
る。第２図で９はスタックポインタであり、この例では
スタックレベルが２レベルナノテ１ビツトで槽底され、
その値ｈｏか１である。スタックポインタ９の内容は、
デコーダ１０により。
る。第２図で９はスタックポインタであり、この例では
スタックレベルが２レベルナノテ１ビツトで槽底され、
その値ｈｏか１である。スタックポインタ９の内容は、
デコーダ１０により。
テコードされてその結果、プログラムへのもどり番地は
第２図のスタック１１の最下位レベルすなわち１１−ａ
から待避されるが、その後割り込み処理等が終わる度に
スタックの最上位レベルすなわち１１−ｂからプログラ
ムカウンタにセットされる。スタックポインタは割り込
み５分岐が実行される度にインクリメントされ（この場
曾Ｏ→１）１１−ａ、１１−ｂの順でスタックに待避さ
れるがもし、スタックのラスティングの最大（この場会
２レベル）を越えた時、゛４リク込み、分岐が実行され
るとスタックポインタは、１→０と変化し。
第２図のスタック１１の最下位レベルすなわち１１−ａ
から待避されるが、その後割り込み処理等が終わる度に
スタックの最上位レベルすなわち１１−ｂからプログラ
ムカウンタにセットされる。スタックポインタは割り込
み５分岐が実行される度にインクリメントされ（この場
曾Ｏ→１）１１−ａ、１１−ｂの順でスタックに待避さ
れるがもし、スタックのラスティングの最大（この場会
２レベル）を越えた時、゛４リク込み、分岐が実行され
るとスタックポインタは、１→０と変化し。
再び１１−ａに番地を待避させてい７ｔＱ〔発明が解決
しようとする問題点〕 上述したように従来の方法ではスタックの許容ネスティ
ングを越えて割り込み、分岐が実行され１時、スタック
はすでにもどり番地が待避されている最下位レベルに移
シ、そこにもどり番地を再び待避させるので、最終的に
もどる番地が変わってしまい、割り込み分岐処理終了後
に誤動作する恐れがあるという欠点があった。又、従来
において割り込み、分岐といつ次処理はプログラム上で
管理され１両者の区別ができないという問題点もあった
。
しようとする問題点〕 上述したように従来の方法ではスタックの許容ネスティ
ングを越えて割り込み、分岐が実行され１時、スタック
はすでにもどり番地が待避されている最下位レベルに移
シ、そこにもどり番地を再び待避させるので、最終的に
もどる番地が変わってしまい、割り込み分岐処理終了後
に誤動作する恐れがあるという欠点があった。又、従来
において割り込み、分岐といつ次処理はプログラム上で
管理され１両者の区別ができないという問題点もあった
。
本発明は前記問題点を解決する為にハードウェア的に割
り込みすなわちスタックのネスティングを管理すること
によってスタックの許容ネスティングを越えて割り込み
が行われ友場合、ハードウェア的にそれ以降の割り込み
を比較的簡単に不許可にする手段を提供する事を目的と
する。
り込みすなわちスタックのネスティングを管理すること
によってスタックの許容ネスティングを越えて割り込み
が行われ友場合、ハードウェア的にそれ以降の割り込み
を比較的簡単に不許可にする手段を提供する事を目的と
する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロックダイヤグラムであ
る。基本的には凶２のようにスタックポインタ１の内容
（０あるいは１）がデコーダ２にエジテコードされ、そ
の結果もどシ番地は、スタックの最下位レベル３−ａか
ら順に待避される。
る。基本的には凶２のようにスタックポインタ１の内容
（０あるいは１）がデコーダ２にエジテコードされ、そ
の結果もどシ番地は、スタックの最下位レベル３−ａか
ら順に待避される。
図１の５はスタックの許容（最大）レベル’に示めして
おり、割り込みが行なわｎ、スタックポインタがインク
リメントされる度に比較回路４により、現在のスタック
のレベルが許容（最大）レベルか否かを検出している。
おり、割り込みが行なわｎ、スタックポインタがインク
リメントされる度に比較回路４により、現在のスタック
のレベルが許容（最大）レベルか否かを検出している。
もし、現在のスタックのレベルが許容（最大）レベルと
一致した時、一致したことを表わす信号７が発行される
。ここでさらに割シ込み人力６があると前記一致信号７
と割シ込み信号のＡＮＤにより１割り込み不許可信号８
が発行され、以後の割り込みはすべて禁止されるので従
来のようにスタックレベルが許容レベルを越えた時でも
すでに待避されているスタックへの再待避がなくなり、
割り込み処理終了後の誤動作はおこらない０又、このよ
うにすることによシ割り込み処理はプログラム上で管理
する必要がなくなり、プログラム作成工数の低減も計れ
る。
一致した時、一致したことを表わす信号７が発行される
。ここでさらに割シ込み人力６があると前記一致信号７
と割シ込み信号のＡＮＤにより１割り込み不許可信号８
が発行され、以後の割り込みはすべて禁止されるので従
来のようにスタックレベルが許容レベルを越えた時でも
すでに待避されているスタックへの再待避がなくなり、
割り込み処理終了後の誤動作はおこらない０又、このよ
うにすることによシ割り込み処理はプログラム上で管理
する必要がなくなり、プログラム作成工数の低減も計れ
る。
なお１本発明の一実施例について述べたが本発明ではそ
の構成要素がスタックとしてＲＡＭを使用しシフトレジ
スタなどでノ・−ドウエア的にもどり番地を待避させて
いる場合に適用できる。又、比較回路４としてはコンパ
レータが考えられるが、ＡＬＵを介しての減算処理でも
代用できる。
の構成要素がスタックとしてＲＡＭを使用しシフトレジ
スタなどでノ・−ドウエア的にもどり番地を待避させて
いる場合に適用できる。又、比較回路４としてはコンパ
レータが考えられるが、ＡＬＵを介しての減算処理でも
代用できる。
前述のように本発明は、ハードウェア的にスタックレベ
ルを管理することにより最大のスタックレベル以上の割
込みによる誤動作を防止できる効果がある。
ルを管理することにより最大のスタックレベル以上の割
込みによる誤動作を防止できる効果がある。
第１図は本発明の実施例のブロック図、第２凶は従来例
のブロック図である。 １．９・・・・・・スタックポインタ、２．１０・・・
・・・デコーダ、３．１１・・・・・・スタック、４・
・・・・・比較回路、５・・・・・・スタック最大レベ
ル、６・・・・・・割り込み入力、７・・・・・・一致
信号、８・・・・・・割シ込み不許可信号０８２図
のブロック図である。 １．９・・・・・・スタックポインタ、２．１０・・・
・・・デコーダ、３．１１・・・・・・スタック、４・
・・・・・比較回路、５・・・・・・スタック最大レベ
ル、６・・・・・・割り込み入力、７・・・・・・一致
信号、８・・・・・・割シ込み不許可信号０８２図
Claims (1)
- マイクロコンピュータにおいて割り込み受付時割り込み
処理終了後のもどり番地を待避するスタックにおいて、
スタックのネスティングが最大になった時割込みを不許
可にする手段を具備したことを特徴とする情報処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26281185A JPS62120544A (ja) | 1985-11-21 | 1985-11-21 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26281185A JPS62120544A (ja) | 1985-11-21 | 1985-11-21 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120544A true JPS62120544A (ja) | 1987-06-01 |
Family
ID=17380939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26281185A Pending JPS62120544A (ja) | 1985-11-21 | 1985-11-21 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120544A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0954697A (ja) * | 1995-08-16 | 1997-02-25 | Nec Ic Microcomput Syst Ltd | マイクロプロセッサ |
| JP2008121198A (ja) * | 2006-11-08 | 2008-05-29 | Nagashima Imono Kk | 地下構造物用受け枠高さ調整装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54150050A (en) * | 1978-05-18 | 1979-11-24 | Toshiba Corp | Interruption control circuit |
-
1985
- 1985-11-21 JP JP26281185A patent/JPS62120544A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54150050A (en) * | 1978-05-18 | 1979-11-24 | Toshiba Corp | Interruption control circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0954697A (ja) * | 1995-08-16 | 1997-02-25 | Nec Ic Microcomput Syst Ltd | マイクロプロセッサ |
| JP2008121198A (ja) * | 2006-11-08 | 2008-05-29 | Nagashima Imono Kk | 地下構造物用受け枠高さ調整装置 |
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