JPS593656A - ヒストリ記憶装置制御方式 - Google Patents
ヒストリ記憶装置制御方式Info
- Publication number
- JPS593656A JPS593656A JP57113309A JP11330982A JPS593656A JP S593656 A JPS593656 A JP S593656A JP 57113309 A JP57113309 A JP 57113309A JP 11330982 A JP11330982 A JP 11330982A JP S593656 A JPS593656 A JP S593656A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（至）発明の技術分野
本発明は、ヒス） ＩＪ記憶装置制御方式、特に予め定
められた個数のアドレス・ロケーションを有するヒスト
リ記憶装置上にヒストリ・データをオーバライドしてゆ
くデータ処理装置において、最小限必要なヒス） ＩＪ
・データをいわば選択して格納できるようにしたヒスト
リ記憶装置制御方式に関するものである。
められた個数のアドレス・ロケーションを有するヒスト
リ記憶装置上にヒストリ・データをオーバライドしてゆ
くデータ処理装置において、最小限必要なヒス） ＩＪ
・データをいわば選択して格納できるようにしたヒスト
リ記憶装置制御方式に関するものである。
ω）技術の背景と問題点
従来から、ヒストリ・データをヒストリ記憶装置上の予
め定められた個数のアドレス・ロケーション上にオーバ
ライドする形で格納してゆき、必要な時点で、ヒス）
ＩＪ記憶装置上の内容を続出し。
め定められた個数のアドレス・ロケーション上にオーバ
ライドする形で格納してゆき、必要な時点で、ヒス）
ＩＪ記憶装置上の内容を続出し。
過去の所定期間内でのヒストリ・データを分析できるよ
うにすることが行われている。
うにすることが行われている。
しかし、この種のヒストリ記憶装置上にはいわハ各すイ
クル毎にヒストリ・データが書込まれてゆくことから９
例えばデータ処理装置上でハング状態が生じると所定期
間経過後には上記ヒストリ記憶装置上の内容がすべて同
一内容にガってしまうことが生じかねない。
クル毎にヒストリ・データが書込まれてゆくことから９
例えばデータ処理装置上でハング状態が生じると所定期
間経過後には上記ヒストリ記憶装置上の内容がすべて同
一内容にガってしまうことが生じかねない。
甘た成る場合には、所望の命令が実行されてから所望の
複数サイクル経過後にヒス） ＩＪ記憶装置に対するオ
ーバライドを停止せしめて、所望のヒストリ・データが
ヒストリ記憶装置上に残るようにすることが望まれる。
複数サイクル経過後にヒス） ＩＪ記憶装置に対するオ
ーバライドを停止せしめて、所望のヒストリ・データが
ヒストリ記憶装置上に残るようにすることが望まれる。
（Ｃ） 発明の目的と構成
本発明は上記の点を解決することを目的としており１本
発明のヒス） ＩＪ記憶装置制御方式は命令実行の状態
がセットされるラッチ群を少なくともそなえ、予め定め
られた個数のアドレス・ロケーションを有しかつアドレ
ス・レジスタの内容にて指定されるアドレス・ロケーシ
ョン上にオーバライドする形で上記ラッチ群の内容を含
むヒストリ・データを格納するヒストリ記憶装置を有す
るデータ処理装置において、上記ヒストリ・データを少
なくとも１サイクル分遅延せしめて上記ヒストリ記憶装
置に書込む書込みレジスタと、新しく生成されたヒスト
リ・データが上記少なくとも１サイクル分遅延されてい
る書込みレジスタの内容に対して差異をもつか否かをチ
ェックする比較回路とをそ々え、該比較回路が一致出力
全発したことによって上記アドレス・レジスタの内容更
新を停止して上記ヒス） ＩＪ記憶装置に対する書込み
を停止するよう構成したことを特徴としている。そして
更に上記構成のもとてヒストリ記憶装置に対する書込み
停止条件を指示できるよう忙することを特徴としている
。以下図面を参照しつつ説明する。
発明のヒス） ＩＪ記憶装置制御方式は命令実行の状態
がセットされるラッチ群を少なくともそなえ、予め定め
られた個数のアドレス・ロケーションを有しかつアドレ
ス・レジスタの内容にて指定されるアドレス・ロケーシ
ョン上にオーバライドする形で上記ラッチ群の内容を含
むヒストリ・データを格納するヒストリ記憶装置を有す
るデータ処理装置において、上記ヒストリ・データを少
なくとも１サイクル分遅延せしめて上記ヒストリ記憶装
置に書込む書込みレジスタと、新しく生成されたヒスト
リ・データが上記少なくとも１サイクル分遅延されてい
る書込みレジスタの内容に対して差異をもつか否かをチ
ェックする比較回路とをそ々え、該比較回路が一致出力
全発したことによって上記アドレス・レジスタの内容更
新を停止して上記ヒス） ＩＪ記憶装置に対する書込み
を停止するよう構成したことを特徴としている。そして
更に上記構成のもとてヒストリ記憶装置に対する書込み
停止条件を指示できるよう忙することを特徴としている
。以下図面を参照しつつ説明する。
（２）発明の実施例
第１図は本発明の一実施例構成、第２図および第３図は
夫々第１図図示構成の動作を説明する説明図を示す。
夫々第１図図示構成の動作を説明する説明図を示す。
第１図において、１はラッチ群を含むデータ処理装置機
能部、２は制御部記憶装置であってマイクロ・プログラ
ムが格納されているもの、３はマイクロ命令読出しレジ
スタ、４は命令デコード回路、５Ａ、５Ｂは夫々ヒスト
リ記憶装置書込みレジスタであってレジスタ５Ｂの内容
はレジスタ５Ａの内容が１サイクル遅延されてセットさ
れヒストリ記憶装置へ書込まれるもの、６は比較回路で
あってレジスタ５Ａの内容とレジスタ５Ｂの内容とを比
較するもの、７はヒストリ記憶装置アドレス・レジスタ
、８はヒストリ記憶装置、９けカウンタであってカウン
タ・スタート指示によってカウントを開始して所定数を
数えてキャリ出力を発しまたカウンタ・クリヤ指示によ
ってクリヤされるもの、１０．１１は夫々歩進回路、１
２は書込データＣ用カウンタ、１３，１４．１５は夫々
ゲートを表わしている。
能部、２は制御部記憶装置であってマイクロ・プログラ
ムが格納されているもの、３はマイクロ命令読出しレジ
スタ、４は命令デコード回路、５Ａ、５Ｂは夫々ヒスト
リ記憶装置書込みレジスタであってレジスタ５Ｂの内容
はレジスタ５Ａの内容が１サイクル遅延されてセットさ
れヒストリ記憶装置へ書込まれるもの、６は比較回路で
あってレジスタ５Ａの内容とレジスタ５Ｂの内容とを比
較するもの、７はヒストリ記憶装置アドレス・レジスタ
、８はヒストリ記憶装置、９けカウンタであってカウン
タ・スタート指示によってカウントを開始して所定数を
数えてキャリ出力を発しまたカウンタ・クリヤ指示によ
ってクリヤされるもの、１０．１１は夫々歩進回路、１
２は書込データＣ用カウンタ、１３，１４．１５は夫々
ゲートを表わしている。
データ処理装置は、制御記憶装置２から読出されたマイ
クロ命令にもとづいて、デコード回路４が当該命令を解
読して処理を進める。この処理の間９機能部１において
２は例えばラッチ群の内容が変化されてゆき９図示「種
々の制御データ・信号の状態」として指示されるヒスト
リ・データが各サイクル毎、レジスタ５Ａにセットされ
る。そして１次のサイクルにおいてレジスタ５Ｂに転送
され、一方レジスタ５Ａには新しいヒストリ・データが
セットされる形となる。
クロ命令にもとづいて、デコード回路４が当該命令を解
読して処理を進める。この処理の間９機能部１において
２は例えばラッチ群の内容が変化されてゆき９図示「種
々の制御データ・信号の状態」として指示されるヒスト
リ・データが各サイクル毎、レジスタ５Ａにセットされ
る。そして１次のサイクルにおいてレジスタ５Ｂに転送
され、一方レジスタ５Ａには新しいヒストリ・データが
セットされる形となる。
レジスタ５Ａ上のヒストリ・データとレジスタ５Ｂ上の
ヒストリ・データとは比較回路６によって比較されてお
り、比較回路６が不一致出力を発している限ぎシ、アド
レス・レジスタ７の内容が＋１されると共に、ヒストリ
記憶装置８に対して書込指示を与えてレジスタ５Ｂの内
容を書込データＢとして書込む。一方図示下段左方のゲ
ート１３がオンされ、カウンタ１２の内容は値「０」と
される。そして、この内容が書込データＣとして上記レ
ジスタ５Ｂの内容と一緒にヒストリ記憶装置８上に書込
まれる。
ヒストリ・データとは比較回路６によって比較されてお
り、比較回路６が不一致出力を発している限ぎシ、アド
レス・レジスタ７の内容が＋１されると共に、ヒストリ
記憶装置８に対して書込指示を与えてレジスタ５Ｂの内
容を書込データＢとして書込む。一方図示下段左方のゲ
ート１３がオンされ、カウンタ１２の内容は値「０」と
される。そして、この内容が書込データＣとして上記レ
ジスタ５Ｂの内容と一緒にヒストリ記憶装置８上に書込
まれる。
これに対して、何んらかの理由によって、レジスタ５Ａ
の内容とレジスタ５Ｂの内容に不一致が生じると、比較
回路６は一致出力を発して、ゲート１４をオンし、カウ
ンタ１２の元の値を＋１してカウンタ１２内に書戻すよ
うにされる。このとキ、ゲート１５がオンされず、アド
レス・レジスタ７の内容は更新されず、かつヒス）ＩＪ
記憶装置８には書込みが行かれない。
の内容とレジスタ５Ｂの内容に不一致が生じると、比較
回路６は一致出力を発して、ゲート１４をオンし、カウ
ンタ１２の元の値を＋１してカウンタ１２内に書戻すよ
うにされる。このとキ、ゲート１５がオンされず、アド
レス・レジスタ７の内容は更新されず、かつヒス）ＩＪ
記憶装置８には書込みが行かれない。
第２図は、第１図図示の上記動作に対応した所のヒスト
リ記憶装置への書込み態様を示している。
リ記憶装置への書込み態様を示している。
今仮に、ヒストリ・データがＹ、Ｘ、 α＋ｂ、＋ｂ
＋ ’＋ Ｃ＋ ｄ＋ ｇ＋ 、ｌ’＋ Ｑ＋
ｈ”””と抽出されたとする。このデータは、レジス
タ５Ｂに転送され。
＋ ’＋ Ｃ＋ ｄ＋ ｇ＋ 、ｌ’＋ Ｑ＋
ｈ”””と抽出されたとする。このデータは、レジス
タ５Ｂに転送され。
比較回路６によって比較される。比較回路６が不一致出
力を発している間、アドレス・レジスタ７の内容は歩進
され、カウンタ１２の内容は値「０」を保ち、ヒストリ
記憶装置８上には、ヒストリ・データ￥、 Ｘ、 ａ
が順に書込まれる。そして１図示の如く、比較回路６
の内容が一致出力を発すると、カウンタ１２の内容は歩
進され、アドレス・レジスタ７の内容の歩進が停止され
、ヒストリ記憶装置８への書込みが停止される。この結
果、ヒストリ・データが上述の如＜、Ｙ、Ｘ、 α、ｂ
、ｂ。
力を発している間、アドレス・レジスタ７の内容は歩進
され、カウンタ１２の内容は値「０」を保ち、ヒストリ
記憶装置８上には、ヒストリ・データ￥、 Ｘ、 ａ
が順に書込まれる。そして１図示の如く、比較回路６
の内容が一致出力を発すると、カウンタ１２の内容は歩
進され、アドレス・レジスタ７の内容の歩進が停止され
、ヒストリ記憶装置８への書込みが停止される。この結
果、ヒストリ・データが上述の如＜、Ｙ、Ｘ、 α、ｂ
、ｂ。
’＋ ’＊ ｄ＊ ’＋ ｆ＋ Ｑ＊ ｈ””
’・の如く与えられても。
’・の如く与えられても。
同一データについての書込みがなくなり、ヒストリ記憶
装置８に対する言わば無駄な書込みが防止される。また
、データ処理装置がハング状態になると、上記比較回路
６は一致出力を発することから、従来の如くヒス） Ｉ
Ｊ記憶装置の内容が全く同一内容のもののみとなってし
まうことがない。
装置８に対する言わば無駄な書込みが防止される。また
、データ処理装置がハング状態になると、上記比較回路
６は一致出力を発することから、従来の如くヒス） Ｉ
Ｊ記憶装置の内容が全く同一内容のもののみとなってし
まうことがない。
上記の如きヒス） ＩＪ記憶装置に対する書込みは成る
適宜時点において停止され、ヒストリ記憶装置８上に存
在するヒストリ・データ（過去の）を読出してチェック
することが必要となる。乙のよう・な書込み停止と読出
しとは例えばデータ処理装置に障害が発生した時点々ど
に行われるものであるが、任意の成る命令が実行される
こととなった時点あるいはその時点から所定のサイクル
の後の時点において行いたいことがある。
適宜時点において停止され、ヒストリ記憶装置８上に存
在するヒストリ・データ（過去の）を読出してチェック
することが必要となる。乙のよう・な書込み停止と読出
しとは例えばデータ処理装置に障害が発生した時点々ど
に行われるものであるが、任意の成る命令が実行される
こととなった時点あるいはその時点から所定のサイクル
の後の時点において行いたいことがある。
このため、第１図図示の実施例においては、デコード回
路４によって成る命令が解読さ−れたとき。
路４によって成る命令が解読さ−れたとき。
カウンタ９に対してカウンタ・スタート信号を発し、カ
ウンタ９が任意所定のサイクル数を数え終った時点にお
いて、アドレス・レジスタ７へ更新禁止を指示しかつヒ
ストリ記憶装置８への書込みを禁止するようにする。そ
して、ヒストリ記憶装置８の内容を読出してチェックす
るようＫする。
ウンタ９が任意所定のサイクル数を数え終った時点にお
いて、アドレス・レジスタ７へ更新禁止を指示しかつヒ
ストリ記憶装置８への書込みを禁止するようにする。そ
して、ヒストリ記憶装置８の内容を読出してチェックす
るようＫする。
当該チェックが行われた後には、成る命令にもとづいて
カウンタ・クリヤが指示され、ヒストリ記憶装置８への
書込みが再開される。
カウンタ・クリヤが指示され、ヒストリ記憶装置８への
書込みが再開される。
■ 発明の詳細
な説明した如く２本発明によれば、ヒス） ＩＪ記憶装
置８上にいわば必要最小限のヒストリ・データが存在す
ることとカリ、また所定の命令の実行をきっかけとして
ヒストリ記憶装置８の内容を読出すようにすることがで
きる。
置８上にいわば必要最小限のヒストリ・データが存在す
ることとカリ、また所定の命令の実行をきっかけとして
ヒストリ記憶装置８の内容を読出すようにすることがで
きる。
第１図は本発明の一実施例構成、第２図および第３図は
夫々第１図図示構成の動作を説明する説明図を示す。 図中、１はデータ処理装置機能部、２は制御記憶装置、
３はマイクロ命令読出しレジスタ、４は命令デコード回
路、５は書込みレジスタ、６は比較回路、７はアドレス
・レジスタ、８はヒストリ記憶装置、９はカウンタ、１
２１ｄ書込みデータＣ用カウンタを表わす。 特許出願人 富士通株式会社
夫々第１図図示構成の動作を説明する説明図を示す。 図中、１はデータ処理装置機能部、２は制御記憶装置、
３はマイクロ命令読出しレジスタ、４は命令デコード回
路、５は書込みレジスタ、６は比較回路、７はアドレス
・レジスタ、８はヒストリ記憶装置、９はカウンタ、１
２１ｄ書込みデータＣ用カウンタを表わす。 特許出願人 富士通株式会社
Claims (2)
- （１）命令実行の状態がセットされるラッチ群を少なく
ともそなえ、予め定められた個数のアドレス・ロケーシ
ョンを有しかつアドレス・レジスタの内容にて指定され
るアドレス・ロケーション上にオーバライドする形で上
記ラッチ群の内容を含むヒストリ・データを格納するヒ
ストリ記憶装置を有するデータ処理装置において、上記
ヒストリ・データを少なくとも１サイクル分遅延せしめ
て上記ヒス） ＩＪ記憶装置に書込む書込みレジスタと
。 新しく生成されたヒス） ＩＪ・データが上記少なくと
も１サイクル分遅延されている書込みレジスタの内容に
対して差異をもつか否かをチェックする比較回路とをそ
なえ、該比較回路が一致出力を発シタコトによって上記
アドレス・レジスタ（７１）内容更新を停止して上記ヒ
ス） ＩＪ記憶装置に対する書込みを停止するよう構成
したことを特徴とするヒストリ記憶装置制御方式。 - （２）命令実行の状態がセットされるラッチ群を少なく
と本そなえ、予め定められた個数のアドレス・ロケーシ
ョンを有しかつアドレス・レジスタの内容にて指定され
るアドレス・ロケーション上にオーバライドする形で上
記ラッチ群の内容を含むヒストリ・データを格納するヒ
ストリ記憶装置を有するデータ処理装置において、上記
ヒストリ・データを少なくとも１サイクル分遅延せしめ
て上記ヒストリ記憶装置に書込む書込みレジスタと。 新しく生成されたヒス） ＩＪ・データが書込みレジス
タの内容に対して差異をもつか否かチェックする比較回
路とをそガえ、該比較回路が一致出力を発したことにも
とづいて同一内容のヒストリ・データのヒス） ＩＪ記
憶装置への書込みを停止するよう構成すると共に、与え
られた命令を解読して予め定められた命令が解読された
ことにもとづいて上記ヒストリ記憶装置への書込み停止
条件を与えるよう構成したことを特徴とするヒストリ記
憶装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113309A JPS593656A (ja) | 1982-06-30 | 1982-06-30 | ヒストリ記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113309A JPS593656A (ja) | 1982-06-30 | 1982-06-30 | ヒストリ記憶装置制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593656A true JPS593656A (ja) | 1984-01-10 |
Family
ID=14608965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113309A Pending JPS593656A (ja) | 1982-06-30 | 1982-06-30 | ヒストリ記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987006365A1 (fr) * | 1986-04-15 | 1987-10-22 | Fanuc Ltd | Systeme de commande d'analyse de signaux pour un controleur de machines programmables (pmc) |
-
1982
- 1982-06-30 JP JP57113309A patent/JPS593656A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987006365A1 (fr) * | 1986-04-15 | 1987-10-22 | Fanuc Ltd | Systeme de commande d'analyse de signaux pour un controleur de machines programmables (pmc) |
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