JPH0322055A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0322055A JPH0322055A JP1157634A JP15763489A JPH0322055A JP H0322055 A JPH0322055 A JP H0322055A JP 1157634 A JP1157634 A JP 1157634A JP 15763489 A JP15763489 A JP 15763489A JP H0322055 A JPH0322055 A JP H0322055A
- Authority
- JP
- Japan
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- cache memory
- error
- address
- data
- signal
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 57
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 230000015556 catabolic process Effects 0.000 abstract 2
- 238000006731 degradation reaction Methods 0.000 abstract 2
- 241001362574 Decodes Species 0.000 abstract 1
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに関し、特に使用頻度の高
いと予想される主記憶部上のデータの一部を予めコピー
しておくキャッシーメモリヲ備エこのキャッシュメモリ
にエラーが発生したときキャッシュメモリの動作を停止
する機能を有するマイクロプロセッサに関する。
いと予想される主記憶部上のデータの一部を予めコピー
しておくキャッシーメモリヲ備エこのキャッシュメモリ
にエラーが発生したときキャッシュメモリの動作を停止
する機能を有するマイクロプロセッサに関する。
従来、この種のマイクロプロセッサは、内蔵されるキヤ
，シーメモリにエラーが発生した場合にキャッシュメモ
リ全体を不能状態とする制御となっていた。
，シーメモリにエラーが発生した場合にキャッシュメモ
リ全体を不能状態とする制御となっていた。
これは、キャッシュメモリにエラーが発生した場合、エ
ラーの修正と再実行が困難なためである。
ラーの修正と再実行が困難なためである。
上述した従来のマイクロプロセ，サは、キャッシュメモ
リに１つのエラーが発生するだけでキャッシュメモリと
しての機能を全て停止する構成となっているので，これ
が最も簡単なエラ一対処法であるが、この方法ではマイ
クロプロセ，サの性能が急激に低下してしまうという欠
点がある。
リに１つのエラーが発生するだけでキャッシュメモリと
しての機能を全て停止する構成となっているので，これ
が最も簡単なエラ一対処法であるが、この方法ではマイ
クロプロセ，サの性能が急激に低下してしまうという欠
点がある。
本発明の目的は、エラー発生時にキャッシュメモリ機能
を全て停止しないでキャッシーメモリ機能を部分的に残
し、性能が急激に低下するのを防止することができるマ
イクロプロセッサを提供することにある。
を全て停止しないでキャッシーメモリ機能を部分的に残
し、性能が急激に低下するのを防止することができるマ
イクロプロセッサを提供することにある。
本発明のマイクロプロセッサは、アドレス信号をデコー
ドしてアドレスデコード信号を出力するアドレスデコー
ダと、前記アドレスデコード信号に従って所定の処理を
行う第１及び第２のキャッシュメモリ領域と、これら第
１及び第２のキャッシュメモリ領域の処理内容にエラー
が発生したかどうかを検出しエラーが検出されたときエ
ラーが検出された側の前記キャッシーメモリ領域の処理
動作を停止させるエラー検出回路と、エラーが検出され
たときエラーが検出されていない側の前記キヤ，シーメ
モリにのみ前記アドレスデコード信号を供給する切換手
段とを有している。
ドしてアドレスデコード信号を出力するアドレスデコー
ダと、前記アドレスデコード信号に従って所定の処理を
行う第１及び第２のキャッシュメモリ領域と、これら第
１及び第２のキャッシュメモリ領域の処理内容にエラー
が発生したかどうかを検出しエラーが検出されたときエ
ラーが検出された側の前記キャッシーメモリ領域の処理
動作を停止させるエラー検出回路と、エラーが検出され
たときエラーが検出されていない側の前記キヤ，シーメ
モリにのみ前記アドレスデコード信号を供給する切換手
段とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、内部アドレスバスｌからのアドレス信号
をデコードし、エラー検出信号ＶＥＤが入力されていな
いときはこのアドレス信号に対応したアドレスデコード
信号を命令キャッシュメモリ３及びデータキャッシーメ
モリ４へ供給し、エラー検出信号ＶＥＤが入力されると
命令キヤ，シーメモリ３及びデータキャッシーメモリ４
のうちのエラーが検出されていない側にアドレスデコー
ド信号を供給するアドレスデコーダ２と、アドレスデコ
ーダ２からのアドレスデコード信号に従って所定の処理
を行う第１及び第２のキャッシーメモリ領域である命令
キャッシュメモリ３及びデータキャ，シュメモリ４と、
これら命令キャッシーメモリ３及びデータキャ，シーメ
モリ４の処理内容にエラーが発生したかどうかを検出し
エラーが検出されたときエラー検出信号ＶＥＤをアドレ
スデコーダ２へ伝達すると共に、エラーが検出された側
のキャッシュメモリ領域の処理動作を停止させるエラー
検出回路５とを有する構或となっている。
をデコードし、エラー検出信号ＶＥＤが入力されていな
いときはこのアドレス信号に対応したアドレスデコード
信号を命令キャッシュメモリ３及びデータキャッシーメ
モリ４へ供給し、エラー検出信号ＶＥＤが入力されると
命令キヤ，シーメモリ３及びデータキャッシーメモリ４
のうちのエラーが検出されていない側にアドレスデコー
ド信号を供給するアドレスデコーダ２と、アドレスデコ
ーダ２からのアドレスデコード信号に従って所定の処理
を行う第１及び第２のキャッシーメモリ領域である命令
キャッシュメモリ３及びデータキャ，シュメモリ４と、
これら命令キャッシーメモリ３及びデータキャ，シーメ
モリ４の処理内容にエラーが発生したかどうかを検出し
エラーが検出されたときエラー検出信号ＶＥＤをアドレ
スデコーダ２へ伝達すると共に、エラーが検出された側
のキャッシュメモリ領域の処理動作を停止させるエラー
検出回路５とを有する構或となっている。
次に、この実施例の動作について説明する。
正常動作状態にかける外部アクセス時、アドレス信号Ａ
Ｄと対応するアドレスデコード信号をアドレスデコーダ
２から入力し命令キャッシーメモリ３もし〈はデータキ
ャッシュメモリ４のいずれかが動作し、外部バス１０の
アドレス情報とデータ情報を取り込む。
Ｄと対応するアドレスデコード信号をアドレスデコーダ
２から入力し命令キャッシーメモリ３もし〈はデータキ
ャッシュメモリ４のいずれかが動作し、外部バス１０の
アドレス情報とデータ情報を取り込む。
これら命令キャッシーメモリ３及びデータキャッシーメ
モリ４の内部状態は常時エラー検出回路５により監視さ
れ、エラーが発生した場合にはエラーが発生した側の動
作を停止させる。
モリ４の内部状態は常時エラー検出回路５により監視さ
れ、エラーが発生した場合にはエラーが発生した側の動
作を停止させる。
それと同時にアドレスデコーダ２ヘエラー検出信号ｖｉ
Ｄによりエラー発生を通知し、アドレス信号ＡＤにより
アドレスデコード信号を命令キャッシーメモリ３及びデ
ータキャ，シュメモリ４へと振り分けることを停止させ
ることにより、エラーの発生していない側のキャッシュ
メモリ領域を命令用，データ用の両方を兼用するように
制御する。
Ｄによりエラー発生を通知し、アドレス信号ＡＤにより
アドレスデコード信号を命令キャッシーメモリ３及びデ
ータキャ，シュメモリ４へと振り分けることを停止させ
ることにより、エラーの発生していない側のキャッシュ
メモリ領域を命令用，データ用の両方を兼用するように
制御する。
第２図は本発明の第２の実施例のブロック図である。
第１の実施例がアドレスデコーダ２にアドレスデコード
信号の切換機能を持たせているのに対し、この第２の実
施例は切換手段をアドレスデコーダから分離した構成と
なっている。
信号の切換機能を持たせているのに対し、この第２の実
施例は切換手段をアドレスデコーダから分離した構成と
なっている。
．）一
アドレスデコーダ７．によるアドレスデコード信号によ
Ｄ１通常は第１キャッシュメモリ７が命令用、第２キャ
ッシュメモリ８がデータ用として動作する。
Ｄ１通常は第１キャッシュメモリ７が命令用、第２キャ
ッシュメモリ８がデータ用として動作する。
エラー検出回路５人により第１キャッシーメモリ７，第
２キャッシュメモリ８のどちらかにエラーが検出された
場合にはエラーが検出された側の動作を停止させる。
２キャッシュメモリ８のどちらかにエラーが検出された
場合にはエラーが検出された側の動作を停止させる。
それと同時に正常な方を命令用，データ用兼用として動
作させるように制御するが、その際に切換回路６Ａｔ６
Ｂによりアドレスデコード信号を正常な方にのみ供給し
、正常な方の半分は命令用、残りの半分はデータ用とし
てその使用用途を切り分けて使用するようにする。
作させるように制御するが、その際に切換回路６Ａｔ６
Ｂによりアドレスデコード信号を正常な方にのみ供給し
、正常な方の半分は命令用、残りの半分はデータ用とし
てその使用用途を切り分けて使用するようにする。
この実施例では、エラー発生後も、命令キャッシュメモ
リとデータキャッ７ユメモリとを独立した構或でそのま
筐保持できるので、キャッシーメモリシステムの性能の
点で利点がある。
リとデータキャッ７ユメモリとを独立した構或でそのま
筐保持できるので、キャッシーメモリシステムの性能の
点で利点がある。
以上説明したように本発明は、キャッシーメモリ領域を
複数設け、１つのキャッシュメモリ領域にエラーが発生
した場合、他のキャッシュメモリ領域を使用する構或を
することにより、従来のようにキャッシーメモリ機能全
てを停止させないので、正常なキャッシュメモリ領域に
よりエラーが発生した部分をかぎなうことができ、エラ
ー発生による急激な性能の低下を防止することができる
効果がある。
複数設け、１つのキャッシュメモリ領域にエラーが発生
した場合、他のキャッシュメモリ領域を使用する構或を
することにより、従来のようにキャッシーメモリ機能全
てを停止させないので、正常なキャッシュメモリ領域に
よりエラーが発生した部分をかぎなうことができ、エラ
ー発生による急激な性能の低下を防止することができる
効果がある。
スデコーダ、３・・・・・・命令キャッシュメモリ、４
・・・・・・データキャッシュデコーダ、５，５▲・・
・・・・エラー検出回路、６Ａ＋６Ｂ・・・・・・切換
回路、７・・・・・・第１キャッシーメモリ、８・・・
・・・第２キャッシュメモリ、ｌＯ゜゜゜゜゜゜外部バ
スロ
・・・・・・データキャッシュデコーダ、５，５▲・・
・・・・エラー検出回路、６Ａ＋６Ｂ・・・・・・切換
回路、７・・・・・・第１キャッシーメモリ、８・・・
・・・第２キャッシュメモリ、ｌＯ゜゜゜゜゜゜外部バ
スロ
Claims (1)
- アドレス信号をデコードしてアドレスデコード信号を出
力するアドレスデコーダと、前記アドレスデコード信号
に従って所定の処理を行う第１及び第２のキャッシュメ
モリ領域と、これら第１及び第２のキャッシュメモリ領
域の処理内容にエラーが発生したかどうかを検出しエラ
ーが検出されたときエラーが検出された側の前記キャッ
シュメモリ領域の処理動作を停止させるエラー検出回路
と、エラーが検出されたときエラーが検出されていない
側の前記キャッシュメモリにのみ前記アドレスデコード
信号を供給する切換手段とを有することを特徴とするマ
イクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157634A JPH0322055A (ja) | 1989-06-19 | 1989-06-19 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157634A JPH0322055A (ja) | 1989-06-19 | 1989-06-19 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322055A true JPH0322055A (ja) | 1991-01-30 |
Family
ID=15654009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157634A Pending JPH0322055A (ja) | 1989-06-19 | 1989-06-19 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074017A (en) * | 1996-12-20 | 2000-06-13 | Jidosha Kiko Co., Ltd. | Liquid pressure control device for load responding brake |
| JP2010009102A (ja) * | 2008-06-24 | 2010-01-14 | Toshiba Corp | キャッシュメモリ、コンピュータシステム、及びメモリアクセス方法 |
-
1989
- 1989-06-19 JP JP1157634A patent/JPH0322055A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074017A (en) * | 1996-12-20 | 2000-06-13 | Jidosha Kiko Co., Ltd. | Liquid pressure control device for load responding brake |
| JP2010009102A (ja) * | 2008-06-24 | 2010-01-14 | Toshiba Corp | キャッシュメモリ、コンピュータシステム、及びメモリアクセス方法 |
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