JPS62120565A - 主記憶領域の割付け制御方式 - Google Patents
主記憶領域の割付け制御方式Info
- Publication number
- JPS62120565A JPS62120565A JP60262012A JP26201285A JPS62120565A JP S62120565 A JPS62120565 A JP S62120565A JP 60262012 A JP60262012 A JP 60262012A JP 26201285 A JP26201285 A JP 26201285A JP S62120565 A JPS62120565 A JP S62120565A
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- JP
- Japan
- Prior art keywords
- central processing
- address
- boundary
- processing unit
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 3
- 239000013643 reference control Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は２台の中央処理装置が、各々独立して２つの
オペレーティングシステムのもとで動作するデユープレ
ックスシステムにおいて、各中央処理装置が排他的に使
用する主記憶の領域を各中央処理装置に割付ける方式に
関するものである。
オペレーティングシステムのもとで動作するデユープレ
ックスシステムにおいて、各中央処理装置が排他的に使
用する主記憶の領域を各中央処理装置に割付ける方式に
関するものである。
「従来の技術」
従来、デユープレランスシステムにおける各中央処理装
置に対する主記憶領域の割付けは、ノ・−ドウエアの設
置時、あるいはシステム初期設定動作時に人手によるス
イッチ設定により決定されていた。
置に対する主記憶領域の割付けは、ノ・−ドウエアの設
置時、あるいはシステム初期設定動作時に人手によるス
イッチ設定により決定されていた。
「発明が解決しようとする問題点」
上述した従来の主記憶領域割付は方式は、システムの運
転中は固定されているため、例えば一方の中央処理装置
が故障により動作不能となっても、正常な中央処理装置
からは、故障した中央処理装置に割付けられていた主記
憶領域を自動的にアクセスすることはできず、障害情報
を主記憶上で引きつぐことはできないという欠点があっ
た。
転中は固定されているため、例えば一方の中央処理装置
が故障により動作不能となっても、正常な中央処理装置
からは、故障した中央処理装置に割付けられていた主記
憶領域を自動的にアクセスすることはできず、障害情報
を主記憶上で引きつぐことはできないという欠点があっ
た。
また、両方の中央処理装置が正常に動作している場合に
も、２台の中央処理装置の間で情報を交換する必要が生
じるケースがある。この場合にも従来の方式では主記憶
上で情報交換することは不可能であり、このためには磁
気ディスクファイル、通信回線等の別手段を設けなげれ
ばならなかった。
も、２台の中央処理装置の間で情報を交換する必要が生
じるケースがある。この場合にも従来の方式では主記憶
上で情報交換することは不可能であり、このためには磁
気ディスクファイル、通信回線等の別手段を設けなげれ
ばならなかった。
「問題点を解決するための手段」
この発明は、それぞれの中央処理装置で利用可能な主記
憶領域の境界を境界レジスタに保持させ、中央処理装置
からアクセス要求のあった主記憶アドレスと、この境界
レジスタの保持している境界アドレスとを比較し、その
中央処理装置に割付けられた領域内であるかどうかをア
ドレスチェック回路で判定し、その判定結果により主記
憶へのアクセスを制御し、領域外ならばアクセス動作を
禁止するとともにその旨を中央処理装置に主記憶アクセ
ス制御回路にヱ二り報告し、前記境界レジスタの更新・
参照を境界レジスタ更新／読出し制御回路により制御す
るように構成される。
憶領域の境界を境界レジスタに保持させ、中央処理装置
からアクセス要求のあった主記憶アドレスと、この境界
レジスタの保持している境界アドレスとを比較し、その
中央処理装置に割付けられた領域内であるかどうかをア
ドレスチェック回路で判定し、その判定結果により主記
憶へのアクセスを制御し、領域外ならばアクセス動作を
禁止するとともにその旨を中央処理装置に主記憶アクセ
ス制御回路にヱ二り報告し、前記境界レジスタの更新・
参照を境界レジスタ更新／読出し制御回路により制御す
るように構成される。
「実施例」
次にこの発明について図面を参照して説明する。
第１図はこの発明の一実施例を示すブロック図である。
中央処理装置１，２はそれぞれ主記憶アクセス制御回路
３，４を通じて主記憶装置５の各々に割付けられた領域
を使用して独立に動作する。
３，４を通じて主記憶装置５の各々に割付けられた領域
を使用して独立に動作する。
中央処理装置１はアクセス経路１１を使い、中央処理装
置２はアクセス経路１２を使ってアクセスしたい主記憶
アドレスを送り、かつ主記憶装置にデータの書込み／読
出し要求を出す。
置２はアクセス経路１２を使ってアクセスしたい主記憶
アドレスを送り、かつ主記憶装置にデータの書込み／読
出し要求を出す。
主記憶アクセス制御回路３，４はそれぞれ中央処理装置
１，２から受げとった主記憶アドレスをアドレスチェッ
ク回路８に送り、そこでその中央処理装置に割付けられ
た領域内のアドレスか否かのチェックを受“げ、領域内
であれば通常の主記憶装置５・へのアクセス動作を行い
、領域外であれば、主記憶装置５へのアクセス動作は行
わず、領域外アドレスであることをその中央処理装置に
報告する。
１，２から受げとった主記憶アドレスをアドレスチェッ
ク回路８に送り、そこでその中央処理装置に割付けられ
た領域内のアドレスか否かのチェックを受“げ、領域内
であれば通常の主記憶装置５・へのアクセス動作を行い
、領域外であれば、主記憶装置５へのアクセス動作は行
わず、領域外アドレスであることをその中央処理装置に
報告する。
主記憶装置５のもつアドレス（ＯＬ番地〜ｍ番地〕の内
で中央処理−装置１と２に割付ける領域の境界となるア
ドレスを境界レジスタ７に保持し、この保持した値は、
境界レジスタ更新／読出し制御回路６を介して中央処理
装置１および２から更新・参照が可能である。
で中央処理−装置１と２に割付ける領域の境界となるア
ドレスを境界レジスタ７に保持し、この保持した値は、
境界レジスタ更新／読出し制御回路６を介して中央処理
装置１および２から更新・参照が可能である。
いま境界レジスタ７で保持しているアドレスを１１１番
上する。アドレスチェック回路８はこの境界レジスタ７
の保持している１１と中央処理装置１または２から主記
憶アクセス制御回路３または４を介して送られてくる主
記憶アドレスの大小を比較する。中央処理装置１から送
られてきたアドレスをａ番地、中央処理装置２から送ら
れてきたアドレスをｂ番地とすると、中央処理装置１に
対しては０１．≦ａ≦１１ならば領域内と判定し、それ
以外の場合は、領域外と判定してその判定結果を主記憶
アクセス制御回路３に返す。中央処理装置２に対しては
１１〈ｂ≦ｍならば領域内と判定し、それ以外なら領域
外と判定して判定結果を主記憶アクセス制御回路４に返
す。すなわち１１１番上境として、それ以下の領域は中
央処理装置１に、それより大きいアドレスの領域は中央
処理装置２に割付け、互いの干渉を防止する。
上する。アドレスチェック回路８はこの境界レジスタ７
の保持している１１と中央処理装置１または２から主記
憶アクセス制御回路３または４を介して送られてくる主
記憶アドレスの大小を比較する。中央処理装置１から送
られてきたアドレスをａ番地、中央処理装置２から送ら
れてきたアドレスをｂ番地とすると、中央処理装置１に
対しては０１．≦ａ≦１１ならば領域内と判定し、それ
以外の場合は、領域外と判定してその判定結果を主記憶
アクセス制御回路３に返す。中央処理装置２に対しては
１１〈ｂ≦ｍならば領域内と判定し、それ以外なら領域
外と判定して判定結果を主記憶アクセス制御回路４に返
す。すなわち１１１番上境として、それ以下の領域は中
央処理装置１に、それより大きいアドレスの領域は中央
処理装置２に割付け、互いの干渉を防止する。
このような構成において、中央処理装置１から中央処理
装置２へ情報を引き渡す場合は、中央処理装置１は主記
憶の１２＋１番地（ｌｚ＋１（Ａｔ ）から１１１番上
引き渡したい情報を書込んだ後、中央処理装置１から境
界レジスタ更新／読出し制御回路、６を介して境界レジ
スタ７の内容な１２に更新する。これによって中央処理
装置２は主記憶装置５の１２＋１番地から１１１番上領
域も自分の領域としてアクセスが可能となる。
装置２へ情報を引き渡す場合は、中央処理装置１は主記
憶の１２＋１番地（ｌｚ＋１（Ａｔ ）から１１１番上
引き渡したい情報を書込んだ後、中央処理装置１から境
界レジスタ更新／読出し制御回路、６を介して境界レジ
スタ７の内容な１２に更新する。これによって中央処理
装置２は主記憶装置５の１２＋１番地から１１１番上領
域も自分の領域としてアクセスが可能となる。
また中央処理装置１が故障等により動作不能状態となっ
た場合には中央処理装置２から境界レジスタ更新／読出
し制御回路６を介して境界レジスタ７にＯを書込むこと
により、それまで中央処理装置１に割付けられていた主
記憶装置５の領域を自分の領域としてアクセスが可能と
なる。これによって主記憶装置５に残されている情報を
中央処理装置２かも読出し、中央処理装置１が動作不能
状態に陥った直前の状態を分析でき、その後の回復処理
が容易になる。
た場合には中央処理装置２から境界レジスタ更新／読出
し制御回路６を介して境界レジスタ７にＯを書込むこと
により、それまで中央処理装置１に割付けられていた主
記憶装置５の領域を自分の領域としてアクセスが可能と
なる。これによって主記憶装置５に残されている情報を
中央処理装置２かも読出し、中央処理装置１が動作不能
状態に陥った直前の状態を分析でき、その後の回復処理
が容易になる。
上記説明から中央処理装置２から中央処理装置１へ情報
を引き渡す場合、中央処理装置２が動作不能状態に陥っ
た場合についても同様に処理させることができる。
を引き渡す場合、中央処理装置２が動作不能状態に陥っ
た場合についても同様に処理させることができる。
「発明の効果」
以上説明したように、２台の中央処理装置に割付ける主
記憶領域の境界を設定する境界レジスタを設け、この境
界レジスタの内容を両中央処理装置で任意の時点で参照
・更新できるようにすることにより、各中央処理装置に
割付けられる主記憶領域を動的に拡大・縮、Ｊνするこ
とができ、これによって主記憶上で２台の中央処理装置
間の情報の交換が可能となる。
記憶領域の境界を設定する境界レジスタを設け、この境
界レジスタの内容を両中央処理装置で任意の時点で参照
・更新できるようにすることにより、各中央処理装置に
割付けられる主記憶領域を動的に拡大・縮、Ｊνするこ
とができ、これによって主記憶上で２台の中央処理装置
間の情報の交換が可能となる。
第１図はこの発明の一実施例を示すブロック図である。
１．２：中央処理装置、３，４：主記憶アクセス制御回
路、５：主記憶装置、６：境界レジスタ更新／読出し制
御回路、７：境界レジスタ、８ニアドレスチ工ツク回路
、１１，１２＋中央処理装置から主記憶装置へのアクセ
ス経路。
路、５：主記憶装置、６：境界レジスタ更新／読出し制
御回路、７：境界レジスタ、８ニアドレスチ工ツク回路
、１１，１２＋中央処理装置から主記憶装置へのアクセ
ス経路。
Claims (1)
- （１）２台の中央処理装置が、主記憶装置の領域を排他
的に使用して、各々独立に２つのオペレーティングシス
テムのもとで動作するデュープレックスシステムにおい
て、 上記各中央処理装置が利用可能な主記憶装置の記憶領域
の境界となるアドレスを保持する境界レジスタと、 上記各中央処理装置からアクセス要求のあつた主記憶ア
ドレスと、上記境界レジスタの境界アドレスとを比較し
てその中央処理装置に割付けられた領域内であるか否か
を判定するアドレスチェック回路と、 その判定結果によつて領域内の場合は主記憶装置へのア
クセス制御を行い、領域外の場合には、そのアクセス動
作を禁止し、その旨をその中央処理装置に報告する主記
憶アクセス制御回路と、上記各中央処理装置から上記境
界レジスタの境界アドレスを更新／参照する境界レジス
タ更新／参照制御回路とを具備することを特徴とする主
記憶領域の割付け制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262012A JPS62120565A (ja) | 1985-11-20 | 1985-11-20 | 主記憶領域の割付け制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262012A JPS62120565A (ja) | 1985-11-20 | 1985-11-20 | 主記憶領域の割付け制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120565A true JPS62120565A (ja) | 1987-06-01 |
Family
ID=17369792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60262012A Pending JPS62120565A (ja) | 1985-11-20 | 1985-11-20 | 主記憶領域の割付け制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0374756A (ja) * | 1989-05-17 | 1991-03-29 | Internatl Business Mach Corp <Ibm> | 情報処理システム |
-
1985
- 1985-11-20 JP JP60262012A patent/JPS62120565A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0374756A (ja) * | 1989-05-17 | 1991-03-29 | Internatl Business Mach Corp <Ibm> | 情報処理システム |
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