JPS621264B2

JPS621264B2 -

Info

Publication number: JPS621264B2
Application number: JP54036875A
Authority: JP
Inventors: Satoshi Meguro
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-03-30
Filing date: 1979-03-30
Publication date: 1987-01-12
Also published as: JPS55130170A

Description

【発明の詳細な説明】本発明は高耐圧の絶縁ゲート型電界効果トラン
ジスタ（以下の説明ではMIS型トランジスタと言
う。）を含む半導体装置およびその製造方法に関
する。

一般にMIS型トランジスタを含む半導体装置に
おいては、同一半導体基板内に形成された複数の
MIS型トランジスタの素子領域相互間が寄生チヤ
ンネルで接続されることを防止するため、これら
素子領域間のフイールド絶縁膜直下の半導体基板
表面部に半導体基板と同一導電型でそれより高不
純物濃度の寄生チヤンネル防止領域を設けるのが
普通である。その理由は、寄生チヤンネル防止領
域の形成によりその部分の半導体基板−フイール
ド絶縁膜−フイールド絶縁膜上の電極配線等によ
り構成されるMIS構造でのしきい値（スレシヨル
ド）電圧を大きくできるからである。

この寄生チヤンネル防止領域の設け方として
は、ソース、ドレイン、チヤンネル形成領域等の
素子領域を除く半導体基板に予め選択的に形成す
る方法が知られている。

ところで、その方法によれば、後で形成される
MIS型トランジスタのソース、ドレイン領域等と
接触もしくは部分的に重なり合つてしまう場合が
あり、特に高電圧の印加されるドレイン領域での
接合耐圧が低下するという問題があり、更に意識
的に寄生チヤンネル防止領域と素子領域とを離間
させると集積密度の低下を招くという別の問題が
発生した。

この点で、第１図に示すように半導体基板１中
にフイールド絶縁膜２を選択的に埋込み、この時
のマスクと同一マスクで寄生チヤンネル防止領域
３を形成し、その後各々のMIS型トランジスタ
４，５を構成するソース、ドレイン領域６，７お
よび８，９を形成するという方式によれば集積度
の低下がなくむしろ向上させることができるが、
ソース、ドレイン領域と寄生チヤンネル防止領域
との重なり合いは避け難かつた。

しかも、接合耐圧とフイールド絶縁膜部分のス
レシヨルド電圧とが寄生チヤンネル防止領域の不
純物濃度に関して互いに逆の関係にあるため（す
なわち、寄生チヤンネル防止領域の不純物濃度が
高ければフイールド部分のスレシヨルド電圧は上
昇するが接合耐圧は低下する。また逆の場合には
スレシヨルド電圧、接合耐圧の上昇、下降傾向が
逆転する）、実際の半導体装置の製造にあたつて
は使用電圧との関係において所望のスレシヨルド
電圧、接合耐圧を満足させるような寄生チヤンネ
ル防止領域の不純物濃度を選定し制御しなければ
ならず、また、ある場合には出来上がつた装置の
特性から使用電圧範囲に制限が課せられるという
状態にあつた。

このような状況にあつて、半導体装置の微細
化、高集積度化が増々強く要求されており、その
実現のため半導体基板上に形成される絶縁膜の薄
層化の傾向にある。これに対応して、フイールド
部分のスレシヨルド電圧を低下させない、あるい
は上昇させるためには寄生チヤンネル防止領域の
不純物濃度を増加する必要があり、そうした場合
には上述した接合耐圧低下の問題がより一層顕在
化してくる。

したがつて、本発明の目的は以下の各項を実現
することにある。

(1) 寄生チヤンネル防止領域の不純物濃度の高低
に関係なく高耐圧を維持できるMIS型トランジ
スタを得ること。

(2) より高使用電圧下で利用し得るMIS型トラン
ジスタを含む半導体装置を得ること。

(3) 集積密度を向上し得る、高耐圧MIS型トラン
ジスタを含む半導体装置を得ること。

(4) 要求される用途に対応して使い分けのできる
各種の高耐圧MIS型トランジスタを含む半導体
装置を得ること。

(5) 高耐圧MIS型トランジスタとの特別な隔離手
段なしに通常耐圧（低耐圧）MIS型トランジス
タを一体形成し得る半導体装置を得ること。

(6) 通常耐圧のMIS型トランジスタと高耐圧MIS
型トランジスタを同一半導体基板に容易に一体
化形成する製造方法を提供すること。

これらの目的を達成するための本発明の構成
は、基本的には次の通りである。

１半導体基板表面部にソース領域、ドレイン領
域、およびソース、ドレイン領域間のチヤンネ
ル領域上のゲート絶縁膜およびゲート絶縁膜上
のゲート電極によつて構成されるゲート部、か
ら成るMIS型トランジスタと、寄生チヤンネル
防止領域とが形成された半導体装置において、
上記ソース領域あるいはドレイン領域の少なく
とも一方の周辺を上記ゲート部またはゲート部
とその延長部によりとり囲むことにより、少な
くとも上記ゲート部またはその延長部の幅にほ
ぼ等しい距離だけ上記寄生チヤンネル防止領域
から離間させたことを特徴とする半導体装置。

２半導体基板表面部にソース領域、ドレイン領
域、およびソース、ドレイン領域間のチヤンネ
ル領域上のゲート絶縁膜およびゲート絶縁膜上
のゲート電極によつて構成されるゲート部、か
ら成るMIS型トランジスタと、寄生チヤンネル
防止領域とが形成された半導体装置において、
上記ソース領域あるいはドレイン領域の少なく
とも一方の周辺を上記ゲート部またはゲート部
とその延長部によりとり囲むことにより、少な
くとも上記ゲート部またはその延長部の幅にほ
ぼ等しい距離だけ上記寄生チヤンネル防止領域
から離間させ、さらに別のMIS型トランジスタ
を上記半導体基板に形成し、両トランジスタを
電気的に接続したことを特徴とする半導体装
置。

３上記第２項記載の半導体装置において、前記
さらに別のMIS型トランジスタをデプレシヨン
形としたことを特徴とする半導体装置。

４ MIS型トランジスタを含む半導体装置の製造
方法において、 (a) 半導体基板の表面部に所定パターンで寄生
チヤンネル防止領域を形成する工程、 (b) 上記半導体基板上に上記寄生チヤンネル防
止領域のパターンとほぼ同一パターンでフイ
ールド絶縁膜を形成し、それにより高耐圧
MIS型トランジスタ形成領域と低耐圧MIS型
トランジスタ形成領域を規定する工程、 (c) 上記両MIS型トランジスタ形成領域内にフ
イールド絶縁膜よりも薄い絶縁層および電極
配線材料層を順次形成して積層構成体となす
工程、 (d) 上記高耐圧MIS型トランジスタ形成領域内
で、上記積層構成体によつて仕切られかつ少
なくとも一方がそれによつてとり囲まれたソ
ース、ドレイン領域形成予定部分を露出させ
る工程、 (e) 上記低耐圧MIS型トランジスタ形成領域内
で、上記積層構成体によつて仕切られたソー
ス、ドレイン形成予定部分を露出させる工
程、 (f) 上記各MIS型トランジスタのソース、ドレ
イン領域形成予定部分の上記半導体基板表面
部に不純物を導入して各MIS型トランジスタ
のソース、ドレイン領域を形成する工程、を含むことを特徴とする半導体装置の製造方
法。

以下、具体的な実施例に従つて本発明を説明す
る。上記した目的に含まれる更に具体的な目的、
ならびにそれを達成するための詳細な構成もそれ
らの実施例において明らかにされる。

第２図、ａおよびｂは本発明の基軸となる単一
構成の高耐圧MIS型トランジスタを示す平面図お
よび断面図である。

フイールド絶縁膜１２のパターンによつて規定
された境界２１内の半導体基板１１の表面部に、
MIS型トランジスタが形成されている。このMIS
型トランジスタは、P⁺型ソース、およびドレイ
ン領域１３，１４、ソース、ドレイン領域間のチ
ヤンネル領域上にあるゲート絶縁膜１５、その上
のゲート電極１６から成つており、１７，１８は
それぞれ層間絶縁膜１９を介して設けられたソー
ス、ドレイン電極配線である。フイールド絶縁膜
１２の下側には、半導体基板１１より高不純物濃
度の寄生チヤンネル防止領域２０が設けられてい
る（同図ｂ）。

ここで注目すべきは、同図ａに示す如く、ゲー
ト電極配線２２がソース、ドレイン領域１３，１
４間のチヤンネル領域上のみならず、境界２１か
ら素子形成領域内まで拡がり、ドレイン領域をと
り囲む如く延在する部分２４をもつ点である。こ
の部分２４は、ゲート絶縁膜１５およびゲート電
極１６によつて構成されるゲート部２３から連続
する一体構成体であり、ゲート部２３の延長部で
ある。

ここで、上記ゲート電極配線材料としてシリコ
ン等を用い、そのパターニングを行なつた後、ソ
ース、ドレイン領域を拡散等によつて、例えばセ
ルフアライン形成すると延長部２４の直下にはド
レイン領域が存在しなくなるためドレイン領域１
４と寄生チヤンネル防止領域２０との接触は皆無
となる。

したがつて、このような構造によればドレイン
領域１４の周辺が寄生チヤンネル防止領域から離
間されるので、寄生チヤンネル防止領域２０の不
純物濃度に関係なく高耐圧が得られる。

ドレイン領域１４と寄生チヤンネル防止領域２
０との離間距離は、上記ゲート部２３の延長部２
４直下部への両領域の横方向拡散がある場合には
多少短かくなる傾向をもつが、予想される横方向
拡散幅よりも延長部２４の幅ｄを大として設計し
ておけばほぼこのｄで規定される。

ｄの大きさは、ドレイン領域２４に印加され得
る電圧の大きさに応じて空乏層の伸びを考慮して
設定することができる。

第２図においては、ドレイン領域１４がゲート
部２３およびその延長部２４によつてとり囲まれ
る場合を示したが、ドレイン領域と寄生チヤンネ
ル防止領域から離間させるという考え方に基づく
と、ゲート部のみでドレイン領域をとり囲むよう
に構成してもよい。

すなわち、後述する第５図のQ₂のようにドレ
イン領域をゲート部でとり囲み、さらにゲート部
とソース領域でとり囲むような構造である。この
場合、ソース領域は寄生チヤンネル防止領域と接
触するが、一般にソース領域には高電圧が印加さ
れることが少ないので、耐圧低下を招来する恐れ
は少ない。

ただし、MIS型トランジスタを両方向性で使用
したり、その他の場合でソース領域にも高耐圧が
要求されるときには上記した高耐圧比の手段がそ
のまま適用し得る。

ここで開示した構造のMIS型トランジスタの導
電形式は、基本的にはエンハンスメント形、デプ
レシヨン形いずれでもよい。ただし、図示の構造
においてデプレシヨン形をとる場合には、ソー
ス、ドレイン領域１３，１４間の半導体基板１１
表面部にデプレシヨンチヤンネル領域を形成する
段階で延長部２４直下の半導体基板表面部への不
純ドーピングが行なわれないようにする必要があ
る。なお、第２図ではフイールド絶縁膜１２が半
導体基板１１中に部分的に埋め込まれている形で
示したが、上述したことからも明らかなように本
発明の必須要件ではなく、他に平坦な半導体基板
上に形成したものであつてもよいことは言うまで
もない。

第３図ａおよびｂは、第２図に関して説明した
高耐圧MIS型トランジスタを他のMIS型トランジ
スタと接続し、以つて両トランジスタを単一の
MIS型トランジスタとして見た場合の高耐圧化を
図る構造を示している。

この例では、N^-型半導体基板３１表面部に形
成されたフイールド絶縁膜３２の境界４２および
４３内の素子形成領域にそれぞれ、MIS型トラン
ジスタQ₁およびQ₂，Q₃が形成されている。Q₁お
よびQ₂は高耐圧部分を形成し、Q₃は通常耐圧
（低耐圧）部分を構成する。

同図ａから明らかなように、ゲート電極配線４
４は、Q₁のゲート部４５、Q₂のゲート部４６を
有しており、さらにゲート部４６の延長部４７へ
連続している。

この延長部４７は第２図と同様境界４２の内側
の素子形成領域まで拡がるように形成されてい
る。

また同図ｂは、Q₁がソース領域３３、ドレイ
ン領域３４、ゲート絶縁膜３６およびゲート電極
３７によつて構成され、Q₂がソース領域３４
（この領域はQ₁のドレイン領域でもあり、Q₁，Q₂
間の中間領域である）、ドレイン領域３５、Q₁の
ゲート部と同一構成のゲート絶縁膜３６およびゲ
ート電極３７によつて構成され、ドレイン電極配
線３９が層間絶縁膜４０を介して引き出されるこ
とを示している。ソース電極配線は、同図ａのよ
うにソース領域３３にやはり層間絶縁膜４０を介
して接続されている。

上記素子領域３３，３４、および３５はゲート
部４５，４６および延長部４７に対してセルフア
ライン的に形成される。

この構造によれば、高電圧が印加されるドレイ
ン領域３５の周辺部が寄生チヤンネル防止領域４
１と全く接触しないので第２図について説明した
と同様高耐圧が得られ、MIS型トランジスタQ₁，
Q₂全体としての耐圧を高くすることができる。

この構造の等価回路を第６図ａに示す。同図に
よればMIS型トランジスタQ₁，Q₂がゲート共通
で接続され、Q₁のソース側が基準電位GNDに接
続されている。これらのトランジスタ構成を用い
て論理回路等を構成する場合には、Q₂のドレイ
ン側に負荷用MIS型トランジスタを接続して、そ
れを電源電位等の高電位点に接続する。これによ
りQ₁とQ₂とはインバータ回路のドライバートラ
ンジスタとして動作する。

この構成の場合には、Q₂をデプレシヨン形と
するとより高耐圧が得られる。その理由はデプレ
シヨン形の場合には予めチヤンネル領域が形成さ
れているのでドレイン領域３５に高電圧が印加さ
れた場合のドレイン領域３５からの空乏層の伸び
を助長することができるとともに、導通状態での
チヤンネル領域における抵抗成分による電圧降下
により、中間領域３４に印加される電圧をある程
度下げることができるからである。

第３図ではQ₁，Q₂を同一の素子形成領域内に
共存させたが、設計上は、それぞれのトランジス
タを別個の素子形成領域内に形成して必要な電気
的接続を行なうようにしてもよい。

第４図は本発明のさらに他の実施例であり、第
３図と共通する部分には同一符号を付してある。

この構造が、第３図の構造と基本的に異なるの
は、Q₂のゲート部４８およびその延長部４９が
Q₁ゲート部４５およびその電極配線４４から独
立しドレイン領域３５と接続している点である。
ゲート部４８が部分的に素子形成領域内側にとど
まる如く図示されているが、その拡がりはフイー
ルド絶縁膜３２上まで到達していてもよく、本質
的事項ではない。Q₁とQ₂の合成特性としてドレ
イン電流Ｉ_Dを低下させたくない用途のために
は、ゲート部４８を後述の第５図ａの如く、境界
４２内にのみ形成することが望ましい。

この構造の等価回路は第６図ｂの如くであり、
Q₁とQ₂の接続に更に負荷用としてＱ_Lを接続して
もよいし、Q₂がエンハンスメント形の場合には
Ｑ_LなしにQ₂自身を負荷用として用いることも可
能である。

ここで、Q₂をエンハンスメント形MIS型トラン
ジスタとして形成した場合についてみてみると、
ドレイン領域３５の周辺部が寄生チヤンネル防止
領域４１と接触しないので、これに相当して高耐
圧が得られる。これに加えてQ₁が非導通また
は非導通になろうとするときには、Q₂のソース
領域３４の電位が上昇することによりQ₂の見か
け上のスレシヨルド電圧はその逆バイアス分に応
じて真のスレシヨルド電圧より高くなるから、結
果として中間領域３４に現われる電位はドレイン
領域３５に印加される電圧よりも上記見かけ上の
スレシヨルド電圧だけ低い値となること、および
Q₂のチヤンネル領域での抵抗成分による電圧
降下が生じることより、中間領域３４に印加され
る電圧をドレイン領域３５に印加される値より相
当程度小さくすることができることから、より高
い使用電圧（電源電圧）での利用が可能となる。

ただ、Q₁およびQ₂を一体化した単一のトラン
ジスタとして使用する場合、すなわち、第６図ｂ
のQ₂とＱ_L間から出力を取り出す場合には、Q₁と
Q₂の合成のドレイン電流−ドレイン電圧（Ｉ_D−
Ｖ_D）特性曲線がQ₂のスレシヨルド電圧分だけシ
フトするため低出力レベルの電圧値が高めにな
り、ノイズマージンが小さくなるので、用途に応
じて選択使用することが望ましい。

また、Q₂をデプレシヨン形として形成した場
合には、第３図で説明したと同様の理由で高耐圧
が得られる。

Q₂がデプレシヨン形の場合には上記のエンハ
ンスメント形のようなＩ_D−Ｖ_D特性のシフトが起
こらないので、抽力振幅の減少は生じないから、
ノイズマージンを大きくとる必要のある用途に適
している。

第４図のような、MIS型トランジスタQ₂を複数
個接続することも可能で、この場合にはより高耐
圧の半導体装置が得られる。

この実施例ではドレイン電極配線３９の取出し
を延長部４９にまたがつて行なえるので、精密な
マスク合せなしに電極取出しができる利点があ
る。

第４図の実施例の変形として、第６図ｃのよう
にQ₂のゲートを負荷用トランジスタＱ_Lを介さず
直接電源電圧Ｖ_Dもしくは他の適当な高電位点に
接続することも可能である。この場合にはQ₂は
エンハンスメント形で形成でき、而も上述のＩ_D
−Ｖ_D特性のシフトをなくすこともできる。

第５図は、Q₂をデプレシヨン形として形成し
て好適な構造例である。Q₂のゲート部４８のゲ
ード電極は、そのソース領域３４に接続されてい
る。

このような構成により、Q₂のドレイン領域３
５に関してはその周辺部が寄生チヤンネル防止領
域４１から完全に離間していることに加えて、ソ
ース領域３４の電位がゲート部４８に印加される
ことによりドレイン領域３５からの空乏層の伸び
が助長されるため耐圧の向上が著しい。

また、ソース領域３４の電位が上昇してゆくと
基板バイアス効果によりQ₂がピンチオフ状態に
追い込まれるため、ソース領域３４の電位はピン
チオフ時の電位にクランプされる。

したがつて、ドレイン領域３５の耐圧以下の範
囲のいかなる電圧がドレイン領域に印加されても
ソース電位は常にピンチオフ時の電流を保つか
ら、このピンチオフ時の電圧がソース領域３４の
耐圧より小さいという関係を維持することによ
り、より高い電源電圧下での使用に耐えることが
できる。

上記の関係を維持するには、Q₂の真のスレシ
ヨルド電圧Ｖ_thiと基板バイアス効果によるスレシ
ヨルド電圧増加分△Ｖ_thとを互いに打消し合う
（Ｖ_thi−△Ｖ_th＝０）ようにすればよい（このこ
とは、一般に知られている基板バイアス効果によ
る見かけ上のスレシヨルド電圧の算出式と、ドレ
イン電流−コンダクタンス−スレシヨルド電圧等
の関係式とから導かれる）。

ここで△Ｖ_thは基板効果係数Ｋ（ゲート絶縁膜
厚、半導体基板の不純物濃度等によつて定まる）
とピンチオフ時の電圧の関数であるから、ソース
領域３４の耐圧以下のピンチオフ時の電圧を設定
しておけば△Ｖ_thi−△Ｖ_th＝０はＶ_thiそのものの
値とＫの値の相互間の調整において達成されるこ
とになる。

Ｋ値の調整はデバイス設計全般に与える影響が
大きいので、現実的にはイオン打込み等によるＫ
値とは独立した△Ｖ_thi制御の方が容易に選べる手
段と考えられる。

ただし、Ｖ_thiを小さくすると通常の動作状態で
はドレイン電流値が低下するので、その低下の度
合が問題になる場合には、第５図ａに示す如く、
Q₂のゲート部４８に境界４２の内側に完全にお
さまるように形成すればよい。これにより、コン
ダクタンスβが大きくできるからである。

この構造の等価回路は第６図ｄの如くであり、
Q₂を負荷用として兼用してもよいし、さらに別
のMIS型トランジスタＱ_Lを負荷用として接続し
てもよい。

また、Q₁とQ₂とを別個の素子形成領域に形成
して電気的に接続することによつて第６図ｄのよ
うな構成とすることも可能である。

さらに、高電源電圧を使用してなおかつ高出力
電圧を得ることのできる高耐圧MIS型トランジス
タ構成を実現させたい場合には、第６図ｄにおけ
るＱ_Lを本発明のような高耐圧構造にし、そのゲ
ート電極をＱ_Lのドレイン領域側すなわち電源電
圧Ｖ_D側に接続してQ₂とＱ_Lの間で出力を取出す
ようにすればよい。

このときの出力電圧は、電源電圧Ｖ_DとＱ_Lの見
かけ上のスレシヨルド電圧との差電圧となる。こ
の見かけ上のスレシヨルド電圧の大きさは前述し
たようにＱ_Lの真のスレシヨルド電圧Ｖ_thiと基板
バイアス効果によるスレシヨルド電圧変化分△Ｖ
_thとの関係で定まるが、Ｋ値が0.5程度、｜Ｖ_thi｜
が2V程度のときには電源電圧の10％以内とする
ことが可能である。このような電圧降下の範囲で
使用できるMIS型トランジスタとしてはエンハン
スメント形、デプレシヨン形のいずれも可能であ
り、特にデプレシヨン形の場合は見かけ上のスレ
シヨルド電圧を小さくできるのでより有利であ
る。

以上説明したように本発明によればその種々の
構成により優れた耐圧の半導体装置が得られる。

例えば、第５図のように構成した高耐圧MIS型
トランジスタでは、ゲート酸化膜厚ｔ_px＝1000
Å、フイールド酸化膜厚Ｔ_px＝1.2μ、半導体基
板の不純物濃度Ｃ_B＝１×10¹⁵原子／cm²、ソー
ス、ドレイン領域の不純物濃度Ｎ_A＝〜１×10²⁰
原子／cm²、フイールド部の寄生チヤンネル防止領
域の不純物濃度Ｎ_F＝〜３×10¹⁶原子／cm³（リン
のイオン打込み６×10¹²原子／cm³）Q₂のＶ_thi＝2V
として作つたところ、フイールド部のスレシヨル
ド電圧Ｖ_thF＝50V、ドレイン領域耐圧Ｂ_VD＝
50V、ソース領域耐圧Ｂ_VS≒20V、｜ソース領域
電位｜16Vの特性が得られ、最高50Vまでの高
電源電圧での使用が可能であることが確められ
た。

これに対し、同一条件で作つたこのような構成
による対策を全く行なわないMIS型トランジスタ
では、使用可能な電源電圧は最高値でも25V程度
であつた（Ｖ_thF＝Ｂ_VD＝Ｂ_VS＝25V）。

このように本発明の構成によるMIS型トランジ
スタはそれを実施しないものに比べてその特性が
著しく改善されている。

また、前記MIS型トランジスタQ₂を複数個接続
することによつてより高耐圧の半導体装置を得る
ことができる。

さらに、本発明ではMIS型トランジスタの耐圧
を寄生チヤンネル防止領域の不純物濃度の高低に
関係なく設定できるため、その不純物濃度を増加
してフイールド絶縁膜の占有面積を縮少すること
も可能であり、さらにフイールド絶縁膜自体の厚
さを薄くして微細加工を可能ならしめるので、高
集積度の半導体装置を実現できる。

第７図に第５図の半導体装置を得るための製造
方法の一例を工程順に示す。

(a) （100）面の比抵抗５〜８Ω−cmのN^-型半導
体基板７１表面に厚さ800Åの熱酸化膜
（SiO₂）７２を形成し、このSiO₂膜７２上に厚
さ1400Åのナイトライド膜（SiN）７３を形成
する。そしてこのSiN膜７３上に厚さ8500Åの
ホトレジスト膜７４を形成し、このホトレジス
ト膜を選択的に露光、エツチングする。このホ
トレジスト膜７４をマスクとしてSiN膜７３お
よびSiO₂膜７２を選択的にエツチング処理
し、寄生チヤンネル防止領域形成用窓あけを行
なう。この状態で露出した半導体基板７１表面
にリンイオンを２〜５×10¹²原子／cm²程度打込
み寄生チヤンネル防止領域７５を形成する。こ
の寄生チヤンネル防止領域は後の工程で形成さ
れるドレイン領域と接触することがないので、
ここでイオン打込み濃度はフイールド部の所望
スレシヨルド電圧の大きさに応じて任意に増加
し得る。

(b) ホトレジスト膜７４を除去し、SiO₂膜７２
およびSiN膜７３をマスクとして半導体基板７
１の露出表面を選択酸化する。この選択酸化は
酸素と水蒸気の混合雰囲気中で温度1000℃、６
〜７時間程度行なわれる。この結果厚さ約1.2
μの厚い埋込み酸化膜（SiO₂膜）７６が形成
される。またこのSiO₂膜７６の直下には不純
物濃度10¹⁶〜10¹⁷原子／cm³程度の寄生チヤンネ
ル防止領域７５が存在する。この寄生チヤンネ
ル防止領域およびSiO₂膜７６は同一のマスク
でセルフアライン形成されることになる。

(c) SiN膜７３をエツチング除去し、SiO₂膜７２
は残しくおく。このSiO₂膜７２は後にその一
部をゲート酸化膜として利用するためのもので
ある。あるいは一坦SiO₂膜７２を除去し、新
たに清浄な酸化膜（SiO₂膜）を形成してもよ
い。

半導体基板７１上全面に600℃、窒素とシラ
ン（SiH₄）の混合雰囲気中で厚さ3500Åの多結
晶シリコン層７７を形成する。

(d) この多結晶層７７をホトレジスト層をマスク
として選択的にエツチングし、次いで多結晶層
をマスクとしてSiO₂膜７２をエツチング除去
する。この時のパターンはゲート絶縁膜７８と
ゲート電極７９，８０と８１，８２と８３がそ
れぞれ独立したゲート部を構成するように、ま
た、高耐圧部のドレイン形成予定領域をゲート
絶縁膜８０およびゲート電極８１から成るゲー
ト部がとり囲むように形成される。

その後、各ゲート部とSiO₂膜７６をマスク
としてN^-型半導体基板７１内に不純物濃度10²⁰
原子／cm³となるようにＰ型不純物のボロンを温
度1000℃、30分程度で拡散し、高耐圧部および
通常耐圧（低耐圧）部を構成するMIS型トラン
ジスタのソース、ドレイン領域８４，８５，８
６，８７および８８を同時にセルフアライン形
成する。

この時、各ゲート電極７９，８１および８３
にもＰ型不純物が高濃度にドープされるので低
抵抗となり、電極配線として用い得る。

(e) 半導体基板７１上全面に層間絶縁膜（フオス
フオシリケートガラス：PSG）８４を7000Å程
度の厚さで形成し、ホトレジスト層をマスクと
して各MIS型トランジスタのソース、ドレイン
領域の一部を露出する窓あけを行ない、これら
の窓を通して各領域に接続する電極配線層（ア
ルミニウム層）を形成して最終的に第５図のよ
うな半導体装置を得る。

以上より明らかな如く、本発明の製法によれば
新たな付加工程なしに完全に両立する工程で、高
耐圧MIS型トランジスタと通常耐圧のMIS型トラ
ンジスタとを同一半導体基板に一体化形成するこ
とができる。

また、寄生チヤンネル防止領域と埋込みSiO₂
膜、ゲート部とソース、ドレイン領域が相互にセ
ルフアラインで形成されるので、マスクキング、
エツチング等の繰返しが不要となり、工程数の削
減と併せ、高集積度をも実現し得る。

さらに、寄生チヤンネル防止領域形成の不純物
濃度の制御を任意に行なえるから、濃度の増加に
相応した微細化が達成されるのでより高集積度化
が促進される。

このように、本発明の製法は工程の簡素化に適
合したプロセスであり、歩留り向上、集積度向
上、コスト低減等の面で工業的価値の大きいもの
である。

本発明は、例えば第８図に示すような通常耐圧
回路部からの出力信号を高電圧電源下で出力する
ような場合に応用し得るが、先にも述べたよう
に、高耐圧とフイールド部のスレシヨルド電圧の
大きさを独立して上昇させることができるので、
同一半導体基板内に集積化した場合にも、フイー
ルド部のスレシヨルド電圧を高く設定しておけば
異なる耐圧の回路部のMIS型トランジスタ同士を
近接配置することが可能である。

さらに、通常耐圧回路部のMIS型トランジスタ
にも本発明のような高耐圧化構造を適用すれば、
高耐圧回路部と通常耐圧回路部との隔離手段、な
いしは通常耐圧回路部の保護手段なしに集積化で
きる。

これらは総じて、両耐圧回路部を構成するMIS
型トランジスタを高集積度に一体化形成できるこ
とを示している。

さらにまた、後者の場合には、通常耐圧回路
部、高耐圧回路部でのそれぞれ異なる電圧の電源
Ｖ_D，Ｖ_Hの使用が単電源に統一できるという利点
も含まれる。

第８図のような回路において、デプレシヨン形
MIS型トランジスタを用いて好適な例として説明
した第５図のような高耐圧化構造を適用した場合
には、通常耐圧回路部においては高電源電圧使用
の下でも構成トランジスタの耐圧に全く影響をお
よぼすことのない低電圧駆動を確実にし、また高
耐圧回路部においては使用電源電圧にほぼ近似し
た高電圧出力動作を保証するので、実用上高耐圧
化の広範な要求に応えることができる。

本発明の各実施例ではＰチヤンネル形のMIS型
トランジスタを用いて説明を行なつたが、Ｎチヤ
ンネル形のMIS型トランジスタさらにはCMOSに
おける両タイプのMIS型トランジスタにも同様に
適用し得る。

【図面の簡単な説明】

第１図はMIS型トランジスタを含む半導体装置
の断面図、第２図ａ及びｂは夫々本発明のMIS型
トランジスタを示す平面図および断面図、第３図
ａ，ｂ、第４図ａ，ｂ及び第５図ａ，ｂは各々本
発明のMIS型トランジスタを含む半導体装置の実
施例を示す図であり各ａは平面図であり各ｂは断
面図である。第６図ａ，ｂ，ｃ，ｄはMIS型トラ
ンジスタの回路図、第７図ａ，ｂ，ｃ，ｄ，ｅは
本発明のMIS型トランジスタを含む半導体装置の
製造方法の一実施例を示す工程毎の断面図、第８
図は本発明が適用され得る一例としての集積化さ
れた半導体装置の回路図である。１，１１，３１，７１……N^-型半導体基板、
２，１２，３２，７６……フイールド絶縁膜、
３，２０，４１，７５……Ｎ型寄生チヤンネル防
止領域、４，５，Q₁，Q₂，Q₃，Ｑ_L……MIS型ト
ランジスタ、６，７，８，９，１３，１４，３
３，３４，３５，８４，８５，８６，８７，８８
……P⁺型ソース、ドレイン領域、１７，１８，
３８，３９……ソース、ドレイン電極配線、１
９，４０，８９……層間絶縁膜、１５，３６，７
８，８０，８２……ゲート絶縁膜、１６，３７，
７９，８１，８３……ゲート電極、２２，４４…
…ゲート電極配線、２３，４５，４６，４８……
ゲート部、２４，４７，４９……ゲート部の延長
部、２１，４２，４３……境界、７２……SiO₂
膜、７３……SiN膜、７４……ホトレジスト膜。

Claims

【特許請求の範囲】１半導体基板表面部にソース領域、ドレイン領
域、およびソース、ドレイン領域間のチヤンネル
領域上のゲート絶縁膜およびゲート絶縁膜上のゲ
ート電極によつて構成されるゲート部、から成る
MIS型トランジスタと、寄生チヤンネル防止領域
とが形成された半導体装置において、上記ソース
領域あるいはドレイン領域の少なくとも一方の周
辺を上記ゲート部またはゲート部とその延長部に
よりとり囲むことにより、少なくとも上記ゲート
部またはその延長部の幅にほぼ等しい距離だけ上
記寄生チヤンネル防止領域から離間させたことを
特徴とする半導体装置。２半導体基板表面部にソース領域、ドレイン領
域、およびソース、ドレイン領域間のチヤンネル
領域上のゲート絶縁膜およびゲート絶縁膜上のゲ
ート電極によつて構成されるゲート部、から成る
MIS型トランジスタと、寄生チヤンネル防止領域
とが形成された半導体装置において、上記ソース
領域あるいはドレイン領域の少なくとも一方の周
辺を上記ゲート部またはゲート部とその延長部に
よりとり囲むことにより、少なくとも上記ゲート
部またはその延長部の幅にほぼ等しい距離だけ上
記寄生チヤンネル防止領域から離間させ、さらに
別のMIS型トランジスタを上記半導体基板に形成
し、両トランジスタを電気的に接続したことを特
徴とする半導体装置。３特許請求の範囲第２項記載の半導体装置にお
いて、前記さらに別のMIS型トランジスタをデプ
レシヨン形としたことを特徴とする半導体装置。４ MIS型トランジスタを含む半導体装置の製造
方法において、 (a) 半導体基板の表面部に所定パターンで寄生チ
ヤンネル防止領域を形成する工程、 (b) 上記半導体基板上に上記寄生チヤンネル防止
領域のパターンとほぼ同一パターンでフイール
ド絶縁膜を形成し、それにより高耐圧MIS型ト
ランジスタ形成領域と低耐圧MIS型トランジス
タ形成領域を規定する工程、 (c) 上記両MIS型トランジスタ形成領域内にフイ
ールド絶縁膜よりも薄い絶縁層および電極配線
材料層を順次形成して積層構成体となす工程、 (d) 上記高耐圧MIS型トランジスタ形成領域内
で、上記積層構成体によつて仕切られかつ少な
くとも一方がそれによつてとり囲まれたソー
ス、ドレイン領域形成予定部分を露出させる工
程、 (e) 上記低耐圧MIS型トランジスタ形成領域内
で、上記積層構成体によつて仕切られたソー
ス、ドレイン形成予定部分を露出させる工程、 (f) 上記各MIS型トランジスタのソース、ドレイ
ン領域形成予定部分の上記半導体基板表面部に
不純物を導入して各MIS型トランジスタのソー
ス、ドレイン領域を形成する工程を含むことを特徴とする半導体装置の製造方法。