JPS6370575A - Ｍｏｓ論理集積回路 - Google Patents
Ｍｏｓ論理集積回路Info
- Publication number
- JPS6370575A JPS6370575A JP61213957A JP21395786A JPS6370575A JP S6370575 A JPS6370575 A JP S6370575A JP 61213957 A JP61213957 A JP 61213957A JP 21395786 A JP21395786 A JP 21395786A JP S6370575 A JPS6370575 A JP S6370575A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- transistor
- mos
- turned
- hot carrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/83125—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having shared source or drain regions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＷＩｍ化したＭＯＳ）ランジスタを用いた
論理回路のホットキャリア現象を抑制するようにしたＭ
Ｏ３）ランジスタの論理集積回路に関する。
論理回路のホットキャリア現象を抑制するようにしたＭ
Ｏ３）ランジスタの論理集積回路に関する。
本発明のＭＯ５型論理集植回路は、ＭＯＳトランジスタ
を微細な半導体構造とするときに発生するホットキャリ
ア現象を抑制するため、ＭＯ３論理回路と出力端子の間
に印加電圧を制限するようなＭＯ３）ランジスタを介在
させるようにしたものである。
を微細な半導体構造とするときに発生するホットキャリ
ア現象を抑制するため、ＭＯ３論理回路と出力端子の間
に印加電圧を制限するようなＭＯ３）ランジスタを介在
させるようにしたものである。
近年、ＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１
Ｃｏｎｄｕｃｔｏｒ）トランジスタ用いた論理回路を集
積化する場合に、集積度を向上するためますます微細化
した構造が用いられるようになってきた。
Ｃｏｎｄｕｃｔｏｒ）トランジスタ用いた論理回路を集
積化する場合に、集積度を向上するためますます微細化
した構造が用いられるようになってきた。
しかしながら、微細化した構造を用いるとホットキャリ
ア現象と呼ばれる現象が起き、通常用いられる電源電圧
で使用するとＭｏｓ＋・ランジスタの特性及び論理回路
の信頼性が低下する。
ア現象と呼ばれる現象が起き、通常用いられる電源電圧
で使用するとＭｏｓ＋・ランジスタの特性及び論理回路
の信頼性が低下する。
第３図は、このようなホットキャリア現象を説１１する
ための構造図である。
ための構造図である。
ドレ・Ｃン３２とソース３３との間に印加された電圧に
より、チャンネル内に電界が発生する。
より、チャンネル内に電界が発生する。
この電界強度は上記印加電圧に比例するが、ドレイン３
２とソース３３間の間隔が、微細構造を用いた場合には
狭くなるため通常用いられる電源電圧を印加しても電界
の傾きが大きくなる。このため、この電界で加速された
電子４０の運動エネルギーが大きくなりＰ型基板３１の
シリコンの格子に加速された電子４０が衝突して、電子
−正孔対４１を発生させるようになる。
２とソース３３間の間隔が、微細構造を用いた場合には
狭くなるため通常用いられる電源電圧を印加しても電界
の傾きが大きくなる。このため、この電界で加速された
電子４０の運動エネルギーが大きくなりＰ型基板３１の
シリコンの格子に加速された電子４０が衝突して、電子
−正孔対４１を発生させるようになる。
発生した正孔は主に基板３１−流れるが、一部の電子は
ゲート３４のゲート電圧ＶＧに引さ寄せられ、ゲート酸
化膜３５内に飛び込む。
ゲート３４のゲート電圧ＶＧに引さ寄せられ、ゲート酸
化膜３５内に飛び込む。
その一部がゲート酸化膜３５中に捕獲されて電荷として
残存する。この残存電荷により、ＭＯＳトランジスタの
スレシホールド電圧は正方向に移動すると共に、界面の
質を悪化させて相互コンダクタンスを低下させる。
残存する。この残存電荷により、ＭＯＳトランジスタの
スレシホールド電圧は正方向に移動すると共に、界面の
質を悪化させて相互コンダクタンスを低下させる。
このようにホットキャリア現象が起きると、ＭＯＳトラ
ンジスタが正常に動作しなくなることになり、ＭＯＳ）
ランジスタの微細化を妨げる大きな要因となっている。
ンジスタが正常に動作しなくなることになり、ＭＯＳ）
ランジスタの微細化を妨げる大きな要因となっている。
このホットキャリア現象を防屯するにはドレインソース
間電圧を下げることや、第４図に示すような低濃度ドレ
イン（ＬＤＤ）と呼ばれる構造のＭＯＳ）テンジスタが
考えられている。
間電圧を下げることや、第４図に示すような低濃度ドレ
イン（ＬＤＤ）と呼ばれる構造のＭＯＳ）テンジスタが
考えられている。
第４図に示すＭＯＳトランジスタは、第３図に示すよう
な従来のＭＯＳ）ランジスタに低濃度ドレイン３９を設
ける点で異なっている。
な従来のＭＯＳ）ランジスタに低濃度ドレイン３９を設
ける点で異なっている。
低濃度ドレイン３９を設けることによって特に、電界の
傾きが急であるドレイン近傍の電界が緩和されるので、
加速された電子はシリコンの格子と衝突しても電子−正
孔対を発生させることがなくなる。
傾きが急であるドレイン近傍の電界が緩和されるので、
加速された電子はシリコンの格子と衝突しても電子−正
孔対を発生させることがなくなる。
従って、ホットキャリア現象は抑制される。
なお、ＰチャンネルのＭＯＳ）ランジスタでは２正孔が
衝突電離を起こしにくいためと、ソース・ドレインの不
純物であるホウ素の拡散が速く、結果として緩傾斜ドレ
インを形成しているため、ｎチャンネル素子はどホット
キャリア現象は問題にならない。
衝突電離を起こしにくいためと、ソース・ドレインの不
純物であるホウ素の拡散が速く、結果として緩傾斜ドレ
インを形成しているため、ｎチャンネル素子はどホット
キャリア現象は問題にならない。
しかしながら、ＬＤＤ構造のＭＯＳトランジスタは、低
濃度ドレイン３９を作るための工程が増えるので製造工
程が複雑になり、コストが高くなる欠点があった。
濃度ドレイン３９を作るための工程が増えるので製造工
程が複雑になり、コストが高くなる欠点があった。
また、ドレインソース間電圧すなわち電源電圧を下げる
ことは、複数の電源が必要となると共に、出力レベルが
低下し、論理回路としては論理レベルのマージンが低く
なるという問題があった。
ことは、複数の電源が必要となると共に、出力レベルが
低下し、論理回路としては論理レベルのマージンが低く
なるという問題があった。
本発明は、かかる問題点を解消するために、第２のＭＯ
Ｓ）う〉′ジスタを出力端子と論理トランジスタの出力
側の間に介在し、電Ｂ電圧を下げることなくホットキャ
リア現象を抑圧して動作スピード化がはかれるようにし
たものである。
Ｓ）う〉′ジスタを出力端子と論理トランジスタの出力
側の間に介在し、電Ｂ電圧を下げることなくホットキャ
リア現象を抑圧して動作スピード化がはかれるようにし
たものである。
第１図はこの発明の基本概念を示す図である。
第１図において、１，２はＮチャンネルＭＯＳトランジ
スタであり、３は抵抗等の負荷である。
スタであり、３は抵抗等の負荷である。
次に、この回路の動作を説明する。入力端子４に低レベ
ルの信号が加わると、ＭＯＳ）ランジスタ１はオフとな
る。
ルの信号が加わると、ＭＯＳ）ランジスタ１はオフとな
る。
従って、出力端子５に高レベル信号が出力される。もし
、ＭＯＳトランジスタ２がなければ、出力端子５の高レ
ベル信号がＭＯＳ）ランジスタ１のドレインに加わるこ
とになる。すると、ＭＯＳトランジスタ１が前述したよ
うに微細化された構造の時は、ドレイン−ソース間の電
圧が高い為にホットキャリア現象が起こる。
、ＭＯＳトランジスタ２がなければ、出力端子５の高レ
ベル信号がＭＯＳ）ランジスタ１のドレインに加わるこ
とになる。すると、ＭＯＳトランジスタ１が前述したよ
うに微細化された構造の時は、ドレイン−ソース間の電
圧が高い為にホットキャリア現象が起こる。
しかしながら、ＭＯＳ）ランジスタ２が出力端子５とＭ
ＯＳ）ランジスタ１の間に挿入されており、ＭＯＳ）ラ
ンジスタ２のゲートが電源電圧ＶＯＯの電源ライン７に
接続されているので、ＭＯＳトランジスタ２のソース電
圧は、電源電圧ＶｆｌＤよりＭＯＳトランジスタ２のス
レシホールド電圧Ｖｔｈ（１，５Ｖ位）だけ低くなる。
ＯＳ）ランジスタ１の間に挿入されており、ＭＯＳ）ラ
ンジスタ２のゲートが電源電圧ＶＯＯの電源ライン７に
接続されているので、ＭＯＳトランジスタ２のソース電
圧は、電源電圧ＶｆｌＤよりＭＯＳトランジスタ２のス
レシホールド電圧Ｖｔｈ（１，５Ｖ位）だけ低くなる。
すると、ＭＯＳトランジスタ１のドレイン電圧ＶＤＩは
（Ｖ ｏｏ −Ｖｔｈ）と低くなるので、ＶＤＤ＝５Ｖ
とすると、３０％電圧が低下し、ＭＯＳ）ランジスタ１
のホットキャリア現象が殆どなくなる。
（Ｖ ｏｏ −Ｖｔｈ）と低くなるので、ＶＤＤ＝５Ｖ
とすると、３０％電圧が低下し、ＭＯＳ）ランジスタ１
のホットキャリア現象が殆どなくなる。
第２図（ａ）はこの発明の第一の実施例を示す図である
。
。
第２図（ａ）はＮ−ＭＯＳインバータ回路の回路図であ
り、同図において、１，２．３１はＮチャンネルＭＯＳ
）ランジスタである。
り、同図において、１，２．３１はＮチャンネルＭＯＳ
）ランジスタである。
この回路の動作を説明すると、入力端子４の入力信号が
高レベル信号であると、トランジスタ１はオンとなり、
ＭＯＳ）ランジスタ２はゲートが電源ＶＤＤに接続され
ていて常にオンであるため、出力端子５には低レベル信
号が出力される。
高レベル信号であると、トランジスタ１はオンとなり、
ＭＯＳ）ランジスタ２はゲートが電源ＶＤＤに接続され
ていて常にオンであるため、出力端子５には低レベル信
号が出力される。
逆に、入力端子４の入力信号が低レベル信号となると、
ＭＯＳ）ランジスタ１はオフとなり、ＭＯＳトランジス
タ３１はゲートが電源ＶＤＤに接続されていて常にオン
であるため、出力端子５には高レベル信号が出力される
。
ＭＯＳ）ランジスタ１はオフとなり、ＭＯＳトランジス
タ３１はゲートが電源ＶＤＤに接続されていて常にオン
であるため、出力端子５には高レベル信号が出力される
。
ＮチャンネルＭＯＳ）ランジスタ１がオフの時、そのド
レイン電圧Ｙｅｌ＋は、電ｒＸ電圧ＶＤＤよりＭＯ５Ｉ
−ランジスタ２のスレシホールド電圧Ｖｔｈだけ低くな
り、ホットキャリア現象は抑制される。しかしこの時の
出力レベルは、はぼ電源電圧ＶＯＯに等しいレベルとな
る。
レイン電圧Ｙｅｌ＋は、電ｒＸ電圧ＶＤＤよりＭＯ５Ｉ
−ランジスタ２のスレシホールド電圧Ｖｔｈだけ低くな
り、ホットキャリア現象は抑制される。しかしこの時の
出力レベルは、はぼ電源電圧ＶＯＯに等しいレベルとな
る。
第２図（ｂ）は、ＣＭＯＳインバータ回路に本発明を適
用した回路であり、ＰチャンネルＭＯ３）ランジスタ３
３と、ＮチャンネルＭＯＳトランジスタｌとの間に、ホ
ットキャリア現象抑制用のＮチャンネルＭＯＳ）ランジ
スタ２が挿入されている。
用した回路であり、ＰチャンネルＭＯ３）ランジスタ３
３と、ＮチャンネルＭＯＳトランジスタｌとの間に、ホ
ットキャリア現象抑制用のＮチャンネルＭＯＳ）ランジ
スタ２が挿入されている。
出力端子５は、ＭＯＳ）ランジスタ２のドレインと、Ｍ
ＯＳトランジスタ３３との接続点から取り出されている
。
ＯＳトランジスタ３３との接続点から取り出されている
。
この回路も第２図（ａ）と同様に、ＭＯＳ）ランジスタ
２によって印加電圧を低下させ、ホットキャリア現象を
抑制させることができる。
２によって印加電圧を低下させ、ホットキャリア現象を
抑制させることができる。
第２図（Ｃ）は、０ＭＯ３（７）ＮＯＲ回路に本発明を
適用した回路である。
適用した回路である。
第２図（Ｃ）に示した回路も、出力端子５とアース電源
ＶＳＳ側との間に接続されているＮチャンネルＭＯＳ）
ランジスタ１１，１２との間に、ホットキャリア抑制用
のＮチャンネルＭＯＳ）ランジスタ２が接続されている
。
ＶＳＳ側との間に接続されているＮチャンネルＭＯＳ）
ランジスタ１１，１２との間に、ホットキャリア抑制用
のＮチャンネルＭＯＳ）ランジスタ２が接続されている
。
第２図（ｄ）は、０ＭＯ３のＮＡＮＤ回路に本発明を適
用した回路である。
用した回路である。
第２図（ｄ）に示した回路も、第２図（、ｌ）〜（Ｃ）
に示した回路と同様に、ホフ・トキャリア現象抑制トラ
ンジスタ２が設けられている。
に示した回路と同様に、ホフ・トキャリア現象抑制トラ
ンジスタ２が設けられている。
このようなホットキャリア現象の抑制用トランジスタは
集積回路構造とするときにはきわめて容易に付加するこ
とができる。
集積回路構造とするときにはきわめて容易に付加するこ
とができる。
第２図（ｅ）はＭＯＳ）ランジスタ１のドレイン側に、
ＭＯＳ）ランジスタ２を付加するときの半導体構造を示
したもので６１はＰ型基板、６２゜Ｇ３，６４は＋ｎ層
で構成されているソース、ドレイン（ソース）、ドレイ
ンを示し、第１図のＭＯＳ）ランジスタ１，２の直列構
造を示している。
ＭＯＳ）ランジスタ２を付加するときの半導体構造を示
したもので６１はＰ型基板、６２゜Ｇ３，６４は＋ｎ層
で構成されているソース、ドレイン（ソース）、ドレイ
ンを示し、第１図のＭＯＳ）ランジスタ１，２の直列構
造を示している。
６５．６６はチャンネルを形成する絶縁層、６７．６８
はゲート電極である。
はゲート電極である。
このような構造からみられるように第２のＭＯＳトラン
ジスタ２は通常の集積回路においてトランジスタを構成
するマスクパターンのみを設計すれば、同一の工程で集
積化され、ＬＤＤ構造の場合よりも製造が容易になる。
ジスタ２は通常の集積回路においてトランジスタを構成
するマスクパターンのみを設計すれば、同一の工程で集
積化され、ＬＤＤ構造の場合よりも製造が容易になる。
以上説明したようにこの発明は、ＮチャンネルＭＯＳ）
ランジスタを一輪理トランジスタに対して１つ増やすだ
けの簡単な構成で、微細化したＭＯＳ）ランジスタ、及
びＭＯＳ）ランジスタを用いた論理回路等のホットキャ
リア現象を抑制することができる。
ランジスタを一輪理トランジスタに対して１つ増やすだ
けの簡単な構成で、微細化したＭＯＳ）ランジスタ、及
びＭＯＳ）ランジスタを用いた論理回路等のホットキャ
リア現象を抑制することができる。
また、ホットキャリア現象抑制用のＮチャンネルＭＯＳ
トランジスタは、論理回路内に組込まれているＮチャン
ネルＭＯＳ）ランジスタを作る時に同時に集積回路内に
製作することができるから、何ら製作上の工程が増加し
ないという効果がある。
トランジスタは、論理回路内に組込まれているＮチャン
ネルＭＯＳ）ランジスタを作る時に同時に集積回路内に
製作することができるから、何ら製作上の工程が増加し
ないという効果がある。
すなわち、コストをほとんど上昇させることなく、微細
化した構造とされたＭＯ３集積回路を、通常の電源電圧
で特性の劣化を促進することなく使用することができる
という効果がある。
化した構造とされたＭＯ３集積回路を、通常の電源電圧
で特性の劣化を促進することなく使用することができる
という効果がある。
第１図はこの発明の基本概念を示す回路図、第２図（ａ
）〜（ｄ）はこの発明の実施例を示す回路図、第２図（
ｅ）は本発明の基本的な半導体構造を示す説明図、第３
図はホットキャリア現象を示すＭＯＳトランジスタの説
明図、第４図はＬＤＤ構造のＭｏ３）ランジスタを示す
図である。 図中、１，１１，１２，２１．２２はＮチャンネルＭｏ
３）ランジスタ、２はホットキャリア現象抑制用ＭＯ３
＋・ランジスタ、４，４１．４２゜５１．５２は入力端
子、５は出力端子、６はアース′ｉ′！源ライン、７は
電源ラインである。 矛杷哨ｎ茎旧１芳 第１図 （ａ） （ｂ） 拳ｃｅＰＵり麩党例を広ずｍｌ舅 第２図 拳地θ月のＭｏ３＾フ／ジズタつ槙改伊ｊ第２図 イ’； ・、 ｌ−ｔイリ１９も１−門Ｄ４第３図 ＬＤＤ手蓋、抛−のＭｏ５ｔ−フンジ′又り第４図
）〜（ｄ）はこの発明の実施例を示す回路図、第２図（
ｅ）は本発明の基本的な半導体構造を示す説明図、第３
図はホットキャリア現象を示すＭＯＳトランジスタの説
明図、第４図はＬＤＤ構造のＭｏ３）ランジスタを示す
図である。 図中、１，１１，１２，２１．２２はＮチャンネルＭｏ
３）ランジスタ、２はホットキャリア現象抑制用ＭＯ３
＋・ランジスタ、４，４１．４２゜５１．５２は入力端
子、５は出力端子、６はアース′ｉ′！源ライン、７は
電源ラインである。 矛杷哨ｎ茎旧１芳 第１図 （ａ） （ｂ） 拳ｃｅＰＵり麩党例を広ずｍｌ舅 第２図 拳地θ月のＭｏ３＾フ／ジズタつ槙改伊ｊ第２図 イ’； ・、 ｌ−ｔイリ１９も１−門Ｄ４第３図 ＬＤＤ手蓋、抛−のＭｏ５ｔ−フンジ′又り第４図
Claims (1)
- 論理出力信号を出力する出力端子と、論理入力信号で
オン・オフ制御される論理回路を構成する第１のＭＯＳ
トランジスタとの間に、ゲートを電源に接続した第２の
ＭＯＳトランジスタを設け、前記論理回路を構成する第
１のＭＯＳトランジスタのホットキャリア現象を抑制す
るようにしたことを特徴とするＭＯＳ論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213957A JPS6370575A (ja) | 1986-09-12 | 1986-09-12 | Ｍｏｓ論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213957A JPS6370575A (ja) | 1986-09-12 | 1986-09-12 | Ｍｏｓ論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370575A true JPS6370575A (ja) | 1988-03-30 |
Family
ID=16647856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61213957A Pending JPS6370575A (ja) | 1986-09-12 | 1986-09-12 | Ｍｏｓ論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370575A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570062A (en) * | 1979-10-19 | 1980-05-27 | Toshiba Corp | Complementary symmetry circuit |
| JPS55130170A (en) * | 1979-03-30 | 1980-10-08 | Hitachi Ltd | Semiconductor device and method of fabricating the same |
-
1986
- 1986-09-12 JP JP61213957A patent/JPS6370575A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130170A (en) * | 1979-03-30 | 1980-10-08 | Hitachi Ltd | Semiconductor device and method of fabricating the same |
| JPS5570062A (en) * | 1979-10-19 | 1980-05-27 | Toshiba Corp | Complementary symmetry circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2633746B2 (ja) | 半導体装置 | |
| US10930640B2 (en) | Intelligent diode structures | |
| JPH09181195A (ja) | 静電気保護素子 | |
| KR20050122166A (ko) | 격리된 전원 정전방전 보호회로 및 그것을 갖는 집적회로 | |
| US5672896A (en) | Three stage ESD protection device | |
| US7217984B2 (en) | Divided drain implant for improved CMOS ESD performance | |
| US20050173765A1 (en) | Device for electrostatic discharge protection and circuit thereof | |
| US20250132558A1 (en) | Semiconductor device and electrostatic discharge clamp circuit | |
| US6621125B1 (en) | Buried channel device structure | |
| JP3320872B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| TWI509801B (zh) | 用於半導體裝置之保護電路 | |
| US6317306B1 (en) | Electrostatic discharge protection circuit | |
| CN109411468B (zh) | 可控硅静电保护器件 | |
| US20240312981A1 (en) | Esd protection circuit | |
| JPS63244874A (ja) | 入力保護回路 | |
| JP4435672B2 (ja) | 半導体集積回路装置 | |
| CN114975596A (zh) | 四种抗总剂量与单粒子闭锁的cmos集成电路基本单元 | |
| KR960039345A (ko) | 입력 보호 회로 및 반도체 집적 회로의 제조 방법 | |
| TW202004998A (zh) | 高靜電放電耐受力之靜電保護元件佈局結構 | |
| US12107415B2 (en) | Electrostatic discharge protection circuit and electronic circuit | |
| TWI840989B (zh) | 靜電放電保護電路以及電子電路 | |
| JPH039629B2 (ja) | ||
| US5990523A (en) | Circuit structure which avoids latchup effect | |
| JP2979716B2 (ja) | Ｃｍｏｓ集積回路 | |
| JP2019106500A (ja) | 保護回路 |