JPS621267B2 - - Google Patents
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- JPS621267B2 JPS621267B2 JP54164988A JP16498879A JPS621267B2 JP S621267 B2 JPS621267 B2 JP S621267B2 JP 54164988 A JP54164988 A JP 54164988A JP 16498879 A JP16498879 A JP 16498879A JP S621267 B2 JPS621267 B2 JP S621267B2
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- JP
- Japan
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- groove
- mask pattern
- oxidation
- layer
- film
- Prior art date
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- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、詳しく
はＶ溝形状の動作領域を有する半導体装置に於
て、Ｖ溝周辺部に狭い幅の不純物導入領域が配設
せしめられる半導体装置の製造方法に関するもの
である。
はＶ溝形状の動作領域を有する半導体装置に於
て、Ｖ溝周辺部に狭い幅の不純物導入領域が配設
せしめられる半導体装置の製造方法に関するもの
である。
電界効果型半導体装置の一つであるＶ−
MOSFETは、例えばＮ型シリコン基板上に、例
えばエピタキシヤル成長法等によつて形成された
Ｐ型層（及び該Ｐ型層上に形成されたP-型層）
更に該Ｐ型層（P-型層）上に形成されたＮ型領
域（層）が基体とされ、該Ｎ型領域からＰ型層
（P-型層）を貫通してＮ型基板に至る深さのＶ字
状溝を有する。そして該Ｖ字状溝内表面に絶縁膜
を介してゲート電極が配設され、前記Ｎ型基板を
ソース（又はドレイン）、Ｎ型領域をドレイン
（又はソース）として構成され、前記絶縁膜下の
Ｐ型層（P-型層）をチヤネル領域として動作す
る。
MOSFETは、例えばＮ型シリコン基板上に、例
えばエピタキシヤル成長法等によつて形成された
Ｐ型層（及び該Ｐ型層上に形成されたP-型層）
更に該Ｐ型層（P-型層）上に形成されたＮ型領
域（層）が基体とされ、該Ｎ型領域からＰ型層
（P-型層）を貫通してＮ型基板に至る深さのＶ字
状溝を有する。そして該Ｖ字状溝内表面に絶縁膜
を介してゲート電極が配設され、前記Ｎ型基板を
ソース（又はドレイン）、Ｎ型領域をドレイン
（又はソース）として構成され、前記絶縁膜下の
Ｐ型層（P-型層）をチヤネル領域として動作す
る。
論理回路及びメモリー等の半導体集積回路装置
に於ては、演算速度の向上、トランジスタの専有
面積と性能の比率の向上、或るいは集積度の向上
等をはかるために前記VMOSFETが用いられ
る。そしてこのVMOSFETが上記性能を充分に
満足せしめるためには、例えば共通ソース型
VMOSFETに於てはＶ溝開口部の全周辺部にド
レイン層が形成されていることが好ましいが、こ
のドレイン層の幅は必らずしも広い幅である必要
はない。
に於ては、演算速度の向上、トランジスタの専有
面積と性能の比率の向上、或るいは集積度の向上
等をはかるために前記VMOSFETが用いられ
る。そしてこのVMOSFETが上記性能を充分に
満足せしめるためには、例えば共通ソース型
VMOSFETに於てはＶ溝開口部の全周辺部にド
レイン層が形成されていることが好ましいが、こ
のドレイン層の幅は必らずしも広い幅である必要
はない。
然しながら従来のＶ−MOSFETの製造方法に
於ては、まず〔110〕面を有するN+型シリコン
（Si）基板１上に、エピタキシヤル成長等の方法
によりＰ型シリコン層２及びその上層のP-型シ
リコン層３からなる動作層が形成されてなるシリ
コン基板を準備し、前記P-型Si層３に窒化シリ
コン（Si3N4）膜（図示せず）をマスクとしてイオ
ン注入法及び選択酸化膜によりチヤンネル・カツ
ト層４及び素子分離絶縁層５を形成する。
於ては、まず〔110〕面を有するN+型シリコン
（Si）基板１上に、エピタキシヤル成長等の方法
によりＰ型シリコン層２及びその上層のP-型シ
リコン層３からなる動作層が形成されてなるシリ
コン基板を準備し、前記P-型Si層３に窒化シリ
コン（Si3N4）膜（図示せず）をマスクとしてイオ
ン注入法及び選択酸化膜によりチヤンネル・カツ
ト層４及び素子分離絶縁層５を形成する。
次いで第１図ｂに示すように素子分離絶縁層５
で規定されたトランジスタ形成領域６内に露出し
ているP-型Si層３のＶ溝形成領域７を、再び窒
化シリコン膜なるＶ溝整合パターン７′で覆つて
後、該P-型Si層３にＮ型不純物を導入し、次い
で該基板を熱酸化してP-型Si層３にN+型ドレイ
ン領域（層）８及びその表面の二酸化シリコン
（SiO2）膜９を形成させる。
で規定されたトランジスタ形成領域６内に露出し
ているP-型Si層３のＶ溝形成領域７を、再び窒
化シリコン膜なるＶ溝整合パターン７′で覆つて
後、該P-型Si層３にＮ型不純物を導入し、次い
で該基板を熱酸化してP-型Si層３にN+型ドレイ
ン領域（層）８及びその表面の二酸化シリコン
（SiO2）膜９を形成させる。
次いで前記Ｖ溝形成領域７のＶ溝整合パターン
７を除去し、該基板を水酸化カリウム（KOH）
等のアルカリ水溶液からなるシリコンの異方性エ
ツチング液で処理し、第１図ｃに示すように前記
Ｖ溝形成領域７にP-型Si層３及びＰ型Si層２を貫
いてソース層であるN+型基板１に達するシリコ
ン単結晶〔111〕面に囲まれたＶ溝１０を形成す
る。
７を除去し、該基板を水酸化カリウム（KOH）
等のアルカリ水溶液からなるシリコンの異方性エ
ツチング液で処理し、第１図ｃに示すように前記
Ｖ溝形成領域７にP-型Si層３及びＰ型Si層２を貫
いてソース層であるN+型基板１に達するシリコ
ン単結晶〔111〕面に囲まれたＶ溝１０を形成す
る。
次いで、第１図ｄに示すように前記Ｖ溝１０の
内面に熱酸化により二酸化シリコン（SiO2）より
なるゲート絶縁膜１１を形成させて後、該ゲート
絶縁膜１１上に例えばポリシリコン等からなるゲ
ート電極１２を形成させるという工程からなる方
法がとられていた。
内面に熱酸化により二酸化シリコン（SiO2）より
なるゲート絶縁膜１１を形成させて後、該ゲート
絶縁膜１１上に例えばポリシリコン等からなるゲ
ート電極１２を形成させるという工程からなる方
法がとられていた。
なお、当該ＮチヤンネルＶ−MOSFETのソー
ス電極はN+型基板１下面全面に形成され（図示
せず）、ドレイン電極はドレイン領域８を覆う
SiO2膜９に選択的に窓開きがなされて金属の被
着、パターニングが行なわれて形成される（図示
せず）。
ス電極はN+型基板１下面全面に形成され（図示
せず）、ドレイン電極はドレイン領域８を覆う
SiO2膜９に選択的に窓開きがなされて金属の被
着、パターニングが行なわれて形成される（図示
せず）。
このような方法にあつては、フオトマスクの位
置合わせ精度の関係から、ドレイン領域の寸法を
Ｖ溝の開口部の全周囲に４〜５〔μｍ〕以上の余
裕を取つて形成せしめねばならなかつた。従つて
例えばＶ溝開口部の幅が10〔μｍ〕程度のVMOS
トランジスタに於てはドレイン層の幅は20〔μ
ｍ〕程度の寸法になり、前記半導体集積回路等に
於いてその集積度向上が妨げられるという問題が
あつた。
置合わせ精度の関係から、ドレイン領域の寸法を
Ｖ溝の開口部の全周囲に４〜５〔μｍ〕以上の余
裕を取つて形成せしめねばならなかつた。従つて
例えばＶ溝開口部の幅が10〔μｍ〕程度のVMOS
トランジスタに於てはドレイン層の幅は20〔μ
ｍ〕程度の寸法になり、前記半導体集積回路等に
於いてその集積度向上が妨げられるという問題が
あつた。
本発明は上記問題点に鑑みＶ溝開口部の周辺に
形成せしめる不純物導入層の幅を極めて狭く抑え
ることができるＶ溝形状の動作領域を有する半導
体装置の製造方法を提供するものである。
形成せしめる不純物導入層の幅を極めて狭く抑え
ることができるＶ溝形状の動作領域を有する半導
体装置の製造方法を提供するものである。
即ち本発明はＶ溝形状の動作領域を有する半導
体装置の製造方法に於て、半導体基板上に第１の
耐酸化膜によりＶ溝マスクパターン及び電極窓マ
スクパターンを形成する工程、次いで該Ｖ溝マス
クパターン及び電極窓マスクパターン上に耐酸化
膜とはエツチング液を異にする絶縁層を被着する
工程、次いで該基板上に第２の耐酸化膜を被着す
る工程、次に該第２の耐酸化膜を選択的に形成し
て、前記Ｖ溝マスクパターン及び電極窓マスクパ
ターンを含む基板上に素子領域整合パターンを形
成する工程、次いで該基板上に前記素子領域整合
パターンを用いて素子分離絶縁層を形成する工
程、次いで前記第２の耐酸化膜のエツチング除去
を行い、此の際同時に前記Ｖ溝マスクパターンの
第１の耐酸化膜をサイドエツチしてＶ溝整合パタ
ーンとする工程、次いで第１の耐酸化膜上の前記
絶縁層を除去して第１の耐酸化膜からなるＶ溝整
合パターン及び電極窓マスクパターンを表出せし
める工程、次いで半導体基板表面に選択的に不純
物の導入を行う工程、次いで前記第１の耐酸化膜
を除去して少なくともＶ溝の形成を行う工程を有
することを特徴する。
体装置の製造方法に於て、半導体基板上に第１の
耐酸化膜によりＶ溝マスクパターン及び電極窓マ
スクパターンを形成する工程、次いで該Ｖ溝マス
クパターン及び電極窓マスクパターン上に耐酸化
膜とはエツチング液を異にする絶縁層を被着する
工程、次いで該基板上に第２の耐酸化膜を被着す
る工程、次に該第２の耐酸化膜を選択的に形成し
て、前記Ｖ溝マスクパターン及び電極窓マスクパ
ターンを含む基板上に素子領域整合パターンを形
成する工程、次いで該基板上に前記素子領域整合
パターンを用いて素子分離絶縁層を形成する工
程、次いで前記第２の耐酸化膜のエツチング除去
を行い、此の際同時に前記Ｖ溝マスクパターンの
第１の耐酸化膜をサイドエツチしてＶ溝整合パタ
ーンとする工程、次いで第１の耐酸化膜上の前記
絶縁層を除去して第１の耐酸化膜からなるＶ溝整
合パターン及び電極窓マスクパターンを表出せし
める工程、次いで半導体基板表面に選択的に不純
物の導入を行う工程、次いで前記第１の耐酸化膜
を除去して少なくともＶ溝の形成を行う工程を有
することを特徴する。
以下本発明を図示実施例により詳細に説明す
る。
る。
即ち第２図ａ乃至ｈは本発明の方法をVMOSト
ランジスタの製造に適用する際の一実施例の工程
説明用断面図で第３図はＶ溝マスクパターン素子
領域整合パターン及びＶ溝開口部形状の関係を示
す上面模式図である。
ランジスタの製造に適用する際の一実施例の工程
説明用断面図で第３図はＶ溝マスクパターン素子
領域整合パターン及びＶ溝開口部形状の関係を示
す上面模式図である。
本発明の方法を用いて共通ソース方式のＮチヤ
ネルMOSFETを形成するに際しては、先ず第２
図ａに示すようにN+シリコン（Si）基板１上に
エピタキシヤル成長等の方法によりP+型Si層２
及びP-型Si層３，を順次形成せしめた後、熱酸
化によりP-型Si層３上に約500〔Å〕程度の第１
の二酸化シリコン（SiO2）膜４を形成し、更にそ
の上にCVD等の方法により約1000〔Å〕程度の
厚さの第１の窒化シリコン（Si3N4）膜５を堆積さ
せる。
ネルMOSFETを形成するに際しては、先ず第２
図ａに示すようにN+シリコン（Si）基板１上に
エピタキシヤル成長等の方法によりP+型Si層２
及びP-型Si層３，を順次形成せしめた後、熱酸
化によりP-型Si層３上に約500〔Å〕程度の第１
の二酸化シリコン（SiO2）膜４を形成し、更にそ
の上にCVD等の方法により約1000〔Å〕程度の
厚さの第１の窒化シリコン（Si3N4）膜５を堆積さ
せる。
次いでフオトリソグラフイにより該第１の
Si3N4膜５を選択的に除去して後、CVD等の方法
により500〜1000〔Å〕程度の厚さの絶縁膜例え
ば第２のSiO2膜を被着せしめ第２図ｂに示すよ
うに前記第１のSiO2膜４上に表面に第２のSiO2
膜６を有する第１のSi3N4膜５からなるＶ溝マス
クパターン７及び電極窓マスクパターン８を形成
する。なお第３図に示すように上記Ｖ溝マスクパ
ターン７は例えば幅10〔μｍ〕を有する斜めの点
線を附した素子領域整合パターン即ちドレイン形
成領域整合パターン９の三辺方向で約１〜２〔μ
ｍ〕程度はさみ出した約14〔μｍ〕程度の一辺を
有する正方形に形成せしめられ、又電極窓マスク
パターン８はドレイン形成領域９の幅内に含まれ
る例えば５〔μｍ〕程度の一辺を有する正方形に
形成せしめられる。
Si3N4膜５を選択的に除去して後、CVD等の方法
により500〜1000〔Å〕程度の厚さの絶縁膜例え
ば第２のSiO2膜を被着せしめ第２図ｂに示すよ
うに前記第１のSiO2膜４上に表面に第２のSiO2
膜６を有する第１のSi3N4膜５からなるＶ溝マス
クパターン７及び電極窓マスクパターン８を形成
する。なお第３図に示すように上記Ｖ溝マスクパ
ターン７は例えば幅10〔μｍ〕を有する斜めの点
線を附した素子領域整合パターン即ちドレイン形
成領域整合パターン９の三辺方向で約１〜２〔μ
ｍ〕程度はさみ出した約14〔μｍ〕程度の一辺を
有する正方形に形成せしめられ、又電極窓マスク
パターン８はドレイン形成領域９の幅内に含まれ
る例えば５〔μｍ〕程度の一辺を有する正方形に
形成せしめられる。
次に該基板上にCVD法等により約1000〔Å〕
程度の耐酸化性を有する第２のSi3N4膜１０を堆
積して後フオトリソグラフイにより選択エツチン
グを行い、第２図ｃに示すように前記Ｖ溝マスク
パターン７及び電極窓マスクパターン８を含む基
板上に第２のSi3N4膜１０からなる素子領域整合
パターン即ちドレイン形成領域整合パターン９を
形成せしめる。なお該素子領域整合パターン即ち
ドレイン領域整合パターン９と前記Ｖ溝マスクパ
ターン７及び電極窓マスクパターン８の大きさ及
び位置の関係は第３図の通りである。
程度の耐酸化性を有する第２のSi3N4膜１０を堆
積して後フオトリソグラフイにより選択エツチン
グを行い、第２図ｃに示すように前記Ｖ溝マスク
パターン７及び電極窓マスクパターン８を含む基
板上に第２のSi3N4膜１０からなる素子領域整合
パターン即ちドレイン形成領域整合パターン９を
形成せしめる。なお該素子領域整合パターン即ち
ドレイン領域整合パターン９と前記Ｖ溝マスクパ
ターン７及び電極窓マスクパターン８の大きさ及
び位置の関係は第３図の通りである。
次に前記第２のSi3N4膜のフオトリソグラフイ
の際に形成した素子領域整合パターン９上のフオ
トレジスト層１１をそのままにして該基板を全面
エツチングして前記Ｖ溝マスクパターン７の素子
領域整合パターン９からはみ出している部分の第
２のSiO2膜６を除去して後該基板を例えば熱燐
酸（H3PO4）等で処理して前記Ｖ溝マスクパター
ンのはみ出し部の第１のSi3N4膜５を除去し、続
いて該基板を再びHF系の液でエツチングし、フ
オトレジスト層を除去して第２図ｄに示すように
電極窓マスクパターン８を内部に包含し、Ｖ溝マ
スクパターン７と三方向の端面がそろつている素
子領域整合パターン９を有し、該素子領域整合パ
ターン９に覆われていないP-型Si層３が露出し
た基板を形成せしめる。
の際に形成した素子領域整合パターン９上のフオ
トレジスト層１１をそのままにして該基板を全面
エツチングして前記Ｖ溝マスクパターン７の素子
領域整合パターン９からはみ出している部分の第
２のSiO2膜６を除去して後該基板を例えば熱燐
酸（H3PO4）等で処理して前記Ｖ溝マスクパター
ンのはみ出し部の第１のSi3N4膜５を除去し、続
いて該基板を再びHF系の液でエツチングし、フ
オトレジスト層を除去して第２図ｄに示すように
電極窓マスクパターン８を内部に包含し、Ｖ溝マ
スクパターン７と三方向の端面がそろつている素
子領域整合パターン９を有し、該素子領域整合パ
ターン９に覆われていないP-型Si層３が露出し
た基板を形成せしめる。
次に該基板面に硼素Ｂ等のＰ型不純物イオン注
入法等により導入して後、該基板をウエツト酸素
（O2）中等で加熱して、耐酸化膜のSi3N4膜からな
る素子領域整合パターンに覆われていないP-型
Si層３にP+チヤネル・カツト層１２及びSiO2か
らなる絶縁分離層１３を形成させる。
入法等により導入して後、該基板をウエツト酸素
（O2）中等で加熱して、耐酸化膜のSi3N4膜からな
る素子領域整合パターンに覆われていないP-型
Si層３にP+チヤネル・カツト層１２及びSiO2か
らなる絶縁分離層１３を形成させる。
次に該基板を熱H3PO4等で処理して、第２図ｆ
に示すように第２のSi3N4膜１０からなる素子領
域整合パターン即ちドレイン形成領域整合パター
ン９をエツチング除去し、此の際同時に該パター
ンの下層にあるＶ溝マスクパターン７の三方向の
端面に露出している第１のSi3N4膜５を0.5〜１
〔μｍ〕程度サンドエツチしてＶ溝整合パターン
１４を形成せしめる。なお第３図に示すように斜
線を附した該被サイドエツチ領域１５はその三辺
方向で前記ドレイン形成領域整合パターン９の周
縁部との間に例えば0.5〜１〔μｍ〕の幅で形成
される。又電極窓マスクパターン８は前記第２の
SiO2膜６で覆われているので変形しない。
に示すように第２のSi3N4膜１０からなる素子領
域整合パターン即ちドレイン形成領域整合パター
ン９をエツチング除去し、此の際同時に該パター
ンの下層にあるＶ溝マスクパターン７の三方向の
端面に露出している第１のSi3N4膜５を0.5〜１
〔μｍ〕程度サンドエツチしてＶ溝整合パターン
１４を形成せしめる。なお第３図に示すように斜
線を附した該被サイドエツチ領域１５はその三辺
方向で前記ドレイン形成領域整合パターン９の周
縁部との間に例えば0.5〜１〔μｍ〕の幅で形成
される。又電極窓マスクパターン８は前記第２の
SiO2膜６で覆われているので変形しない。
次に該基板をHF系の液により処理して、Ｖ溝
整合パターン１４及び電極マスクパターン８表面
の第２のSiO2膜６と、前記Ｖ溝整合パターン１
４及び電極マスクパターン８に覆われていない素
子領域の第２のSiO2膜６及び第１のSiO2膜４を
除去して後、該基板面にイオン注入或るいは熱拡
散等の方法により砒素（As）等のＮ型不純物を
導入する。然る後熱酸化を行つて第２図ｇに示す
ようにＶ溝整合パターン１４の周辺部の前記被サ
イドエツチ領域１５に狭い幅で露出せしめられて
いるP-型Si層３を含むドレイン形成領域（第３
図９′）に、例えば約2000〜3000〔Å〕程度の
N+Si層からなるドレイン層１６及び１６′とその
上層に約5000〔Å〕程度の厚いSiO2膜１７を形
成せしめる。
整合パターン１４及び電極マスクパターン８表面
の第２のSiO2膜６と、前記Ｖ溝整合パターン１
４及び電極マスクパターン８に覆われていない素
子領域の第２のSiO2膜６及び第１のSiO2膜４を
除去して後、該基板面にイオン注入或るいは熱拡
散等の方法により砒素（As）等のＮ型不純物を
導入する。然る後熱酸化を行つて第２図ｇに示す
ようにＶ溝整合パターン１４の周辺部の前記被サ
イドエツチ領域１５に狭い幅で露出せしめられて
いるP-型Si層３を含むドレイン形成領域（第３
図９′）に、例えば約2000〜3000〔Å〕程度の
N+Si層からなるドレイン層１６及び１６′とその
上層に約5000〔Å〕程度の厚いSiO2膜１７を形
成せしめる。
次いで該基板を熱H3PO4等により処理して基板
上の第１のSi3N4膜５により形成されているＶ溝
整合パターン１４及び電極窓マスクパターン８を
除去して後第２図ｈに示すように前記電極窓マス
クパターンによつて形成された電極形成領域１８
上をフオトレジスト層１１で覆つて後、前記Ｖ溝
整合パターンによつて形成されたＶ溝形成領域１
９上の第１のSiO2層をHF系の液で除去して後、
水酸化カリウム（KOH）等のアルカリ水溶液か
らなる異方性エツチング液を用いて上記Ｖ溝形成
領域１９にN+型基板１に達するＶ溝２０を形成
せしめる。このようにして形成させた例えば一辺
が約10〔μｍ〕の正方形の開口部を有するＶ溝２
０に於ては前記のように開口部の三辺方向の周辺
部には0.5〜１〔μｍ〕程度の極めて狭い幅のド
レイン層１６′を形成せしめることができる。
上の第１のSi3N4膜５により形成されているＶ溝
整合パターン１４及び電極窓マスクパターン８を
除去して後第２図ｈに示すように前記電極窓マス
クパターンによつて形成された電極形成領域１８
上をフオトレジスト層１１で覆つて後、前記Ｖ溝
整合パターンによつて形成されたＶ溝形成領域１
９上の第１のSiO2層をHF系の液で除去して後、
水酸化カリウム（KOH）等のアルカリ水溶液か
らなる異方性エツチング液を用いて上記Ｖ溝形成
領域１９にN+型基板１に達するＶ溝２０を形成
せしめる。このようにして形成させた例えば一辺
が約10〔μｍ〕の正方形の開口部を有するＶ溝２
０に於ては前記のように開口部の三辺方向の周辺
部には0.5〜１〔μｍ〕程度の極めて狭い幅のド
レイン層１６′を形成せしめることができる。
そして該Ｖ溝形成を完了せしめた後該基板上の
フオトレジスト層を除去し、該基板をHF系の液
で全面エツチングして電極形成領域の第１の
SiO2膜及びＶ溝エツチングの際のオーバーハン
グにより生じたＶ溝開口部周縁部のSiO2膜の突
起を除去して後通常行われる方法によりＶ溝内へ
のゲートSiO2膜の形成、ポリシリコン・ゲート
の形成、ドレイン電極形領域N+型コンタクト層
の成形及び同時にポリシリコンゲートへのＮ型不
純物の導入、アルミニウム（Al）等からなる金
属配線層の形成等を行つて共通ソース方式のＮチ
ヤネルＶ−MOSを形成せしめる（図示せず）。
フオトレジスト層を除去し、該基板をHF系の液
で全面エツチングして電極形成領域の第１の
SiO2膜及びＶ溝エツチングの際のオーバーハン
グにより生じたＶ溝開口部周縁部のSiO2膜の突
起を除去して後通常行われる方法によりＶ溝内へ
のゲートSiO2膜の形成、ポリシリコン・ゲート
の形成、ドレイン電極形領域N+型コンタクト層
の成形及び同時にポリシリコンゲートへのＮ型不
純物の導入、アルミニウム（Al）等からなる金
属配線層の形成等を行つて共通ソース方式のＮチ
ヤネルＶ−MOSを形成せしめる（図示せず）。
上記実施例に於ては本発明をＮチヤネルMOS
トランジスタの製造に適用する場合について説明
したが、本発明の方法はＰチヤネルMOSトラン
ジスタの製造にも適用することができる。
トランジスタの製造に適用する場合について説明
したが、本発明の方法はＰチヤネルMOSトラン
ジスタの製造にも適用することができる。
以上説明したように本発明の方法によればＶ−
MOSFETを形成せしめる際に、Ｖ溝形成用マス
クパターンのサイド・エツチング及びこれに続く
不純物の導入によりドレイン層はＶ溝開口部周辺
に極めて狭い幅で形成せしめることができる。し
たがつて、Ｖ−MOSFETの形成領域を小さく抑
えることができ、高速論理回路、メモリー等の半
導体集積回路の集積度向上に対して極めて有効で
ある。
MOSFETを形成せしめる際に、Ｖ溝形成用マス
クパターンのサイド・エツチング及びこれに続く
不純物の導入によりドレイン層はＶ溝開口部周辺
に極めて狭い幅で形成せしめることができる。し
たがつて、Ｖ−MOSFETの形成領域を小さく抑
えることができ、高速論理回路、メモリー等の半
導体集積回路の集積度向上に対して極めて有効で
ある。
第１図ａ乃至ｄは従来の製造方法を示す工程断
面図、第２図ａ乃至ｈは本発明の一実施例の工程
説明用断面図、第３図はＶ溝マスクパターン、素
子領域整合パターン及びＶ溝開口部形状の関係を
示す上面図である。 第２図及び第３図に於て、１はN+シリコン基
板、２はP+シリコン層、３はP-シリコン層、４
は第１の二酸化シリコン膜、５は第１の窒化シリ
コン膜、６は第２の二酸化シリコン膜、７はＶ溝
マスクパターン、８は電極マスクパターン、９は
素子領域整合パターン即ちドレイン領域整合パタ
ーン、９′はドレイン形成領域、１０は第２の窒
化シリコン膜、１１はフオトレジスト層、１２は
P+チヤネルカツト層、１３は絶縁分離層、１４
はＶ溝整合パターン、１５はサイドエツチ領域、
１６はドレイン層、１６′は狭い幅のドレイン
層、１７は二酸化シリコン膜、１８は電極形成領
域、１９はＶ溝形成領域、２０はＶ溝。
面図、第２図ａ乃至ｈは本発明の一実施例の工程
説明用断面図、第３図はＶ溝マスクパターン、素
子領域整合パターン及びＶ溝開口部形状の関係を
示す上面図である。 第２図及び第３図に於て、１はN+シリコン基
板、２はP+シリコン層、３はP-シリコン層、４
は第１の二酸化シリコン膜、５は第１の窒化シリ
コン膜、６は第２の二酸化シリコン膜、７はＶ溝
マスクパターン、８は電極マスクパターン、９は
素子領域整合パターン即ちドレイン領域整合パタ
ーン、９′はドレイン形成領域、１０は第２の窒
化シリコン膜、１１はフオトレジスト層、１２は
P+チヤネルカツト層、１３は絶縁分離層、１４
はＶ溝整合パターン、１５はサイドエツチ領域、
１６はドレイン層、１６′は狭い幅のドレイン
層、１７は二酸化シリコン膜、１８は電極形成領
域、１９はＶ溝形成領域、２０はＶ溝。
Claims (1)
- １ 半導体基板上に第１の耐酸化膜によりＶ溝マ
スクパターン及び電極窓マスクパターンを形成す
る工程、次いで該Ｖ溝マスクパターン及び電極窓
マスクパターン上に耐酸化膜とはエツチング液を
異にする絶縁層を被着する工程、次いて該基板上
に第２の耐酸化膜を被着する工程、次に該第２の
耐酸化膜を選択的に形成して、前記Ｖ溝マスクパ
ターン及び電極窓マスクパターンを含む基板上に
素子領域整合パターンを形成する工程、次いで該
基板上に前記素子領域整合パターンを用いて素子
分離絶縁層を形成する工程、次いで前記第２の耐
酸化膜をエツチング除去するとともに前記Ｖ溝マ
スクパターンの第１の耐酸化膜をサイドエツチし
てＶ溝整合パターンとする工程、次いで第１の耐
酸化膜上の前記絶縁層を除去して第１の耐酸化膜
からなるＶ溝整合パターン及び電極窓マスクパタ
ーンを表出せしめる工程、次いで半導体基板表面
に、選択的に不純物の導入を行う工程、次いで前
記第１の耐酸化膜を除去して少なくともＶ溝の形
成を行う工程を有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16498879A JPS5687367A (en) | 1979-12-19 | 1979-12-19 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16498879A JPS5687367A (en) | 1979-12-19 | 1979-12-19 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5687367A JPS5687367A (en) | 1981-07-15 |
| JPS621267B2 true JPS621267B2 (ja) | 1987-01-12 |
Family
ID=15803695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16498879A Granted JPS5687367A (en) | 1979-12-19 | 1979-12-19 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5687367A (ja) |
-
1979
- 1979-12-19 JP JP16498879A patent/JPS5687367A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5687367A (en) | 1981-07-15 |
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