JPS6212699B2 - - Google Patents
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- JPS6212699B2 JPS6212699B2 JP4653778A JP4653778A JPS6212699B2 JP S6212699 B2 JPS6212699 B2 JP S6212699B2 JP 4653778 A JP4653778 A JP 4653778A JP 4653778 A JP4653778 A JP 4653778A JP S6212699 B2 JPS6212699 B2 JP S6212699B2
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- Japan
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- misfet
- signal
- circuit
- series circuit
- misfets
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- 230000000295 complement effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000006185 dispersion Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/3568—Multistable circuits
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、相補型MISFET（絶縁ゲート型
電界効果トランジスタ）で構成されたダイナミツ
クカウンタ回路に関する。
電界効果トランジスタ）で構成されたダイナミツ
クカウンタ回路に関する。
相補型MISダイナミツクカウンタ回路として、
第２図に示すような回路が考えられている。
第２図に示すような回路が考えられている。
この回路は、ｐチヤンネルMISFET Q11とｎ
チヤンネルMISFET Q12，Q13を順に直列接続
し、上記両電源端子側のMISFET Q11とQ13のゲ
ートに入力信号φを印加した第１の直列回路と、
この第１の直列回路と同様なMISFET Q14〜Q16
のMISFET Q14，Q16のゲートに上記第１の直列
回路のMISFET Q11，Q12の接続点の信号Ａを共
通に印加し、MISFET Q15のゲートに入力信号
φを印加した第２の直列回路と、ハイレベル側の
電圧端子ＶDDと上記第２の直列回路のMISFET
Q15，Q16の接続点との間に順にｐチヤンネル
MISFET Q17，Q18とｎチヤンネルMISFET Q19
とを直列接続し、上記MISFET Q17のゲートに
入力パルスφを印加し、MISFET Q18，Q19のゲ
ートに共通に第２の直列回路のMISFET Q14，
Q15の接続点の信号Ｑを印加し、このMISFET
Q18，Q19の接続点の信号Ｂを第１の直列回路の
MISFET Q12のゲートに印加した第３の直列回
路とにより構成され、上記信号Ｑを出力とするも
のである。
チヤンネルMISFET Q12，Q13を順に直列接続
し、上記両電源端子側のMISFET Q11とQ13のゲ
ートに入力信号φを印加した第１の直列回路と、
この第１の直列回路と同様なMISFET Q14〜Q16
のMISFET Q14，Q16のゲートに上記第１の直列
回路のMISFET Q11，Q12の接続点の信号Ａを共
通に印加し、MISFET Q15のゲートに入力信号
φを印加した第２の直列回路と、ハイレベル側の
電圧端子ＶDDと上記第２の直列回路のMISFET
Q15，Q16の接続点との間に順にｐチヤンネル
MISFET Q17，Q18とｎチヤンネルMISFET Q19
とを直列接続し、上記MISFET Q17のゲートに
入力パルスφを印加し、MISFET Q18，Q19のゲ
ートに共通に第２の直列回路のMISFET Q14，
Q15の接続点の信号Ｑを印加し、このMISFET
Q18，Q19の接続点の信号Ｂを第１の直列回路の
MISFET Q12のゲートに印加した第３の直列回
路とにより構成され、上記信号Ｑを出力とするも
のである。
この回路にあつては、ゲートを共通とするｐチ
ヤンネルMISFETとｎチヤンネルMISFETとが
相補的に動作する。
ヤンネルMISFETとｎチヤンネルMISFETとが
相補的に動作する。
この回路は、第３図の動作波形図に示すよう
に、入力信号φに対して、1/2分周した出力Ｑを
形成するカウンタ動作を行なう。
に、入力信号φに対して、1/2分周した出力Ｑを
形成するカウンタ動作を行なう。
この動作の検討の結果、この回路にあつては、
次のような問題点を有するものであることが判明
した。
次のような問題点を有するものであることが判明
した。
その１つは、第３図に示すように、入力信号φ
がローレベルであり、出力Ｑがハイレベルを保持
していたとすると、第１の直列回路の出力Ａは
MISFET Q11のオンによりハイレベルとなり、
第３の直列回路の出力Ｂは、上記信号Ａのハイレ
ベルによりMISFET Q16がオン、また出力Ｑの
ハイレベルにより、MISFET Q19がオンとなつ
ているので、ローレベルとなる。
がローレベルであり、出力Ｑがハイレベルを保持
していたとすると、第１の直列回路の出力Ａは
MISFET Q11のオンによりハイレベルとなり、
第３の直列回路の出力Ｂは、上記信号Ａのハイレ
ベルによりMISFET Q16がオン、また出力Ｑの
ハイレベルにより、MISFET Q19がオンとなつ
ているので、ローレベルとなる。
この状態において、入力信号φがハイレベルに
変化すると、第１の直列回路のMISFET Q11が
オフ、MISFET Q13がオンに変わり、第２の直
列回路のMISFET Q15がオンし、第３の直列回
路のMISFET Q17がオフする。この場合、信号
ＢのローレベルでオフしているMISFET Q12の
ため、信号Ａはハイレベルを保持している。他
方、MISFET Q15のオンにより、MISFET Q15
とQ16とが共にオンとなるので、出力Ｑはローレ
ベルに変化する。この出力Ｑの変化で第３の直列
回路のMISFET Q18がオンし、MISFETQ19がオ
フする。MISFET Q17とQ18との接続点の寄生容
量（図示しない）は入力信号φがローレベルであ
つた期間にほゞＶDDのハイレベルとなつている。
そのため、上記のように、MISFET Q18がオン
すると信号Ｂの保持レベルは、上記のMISFET
Q17，Q18の接続点の寄生容量との電荷分散が生
じ、同図破線で示すようにハイレベル側にシフト
する。
変化すると、第１の直列回路のMISFET Q11が
オフ、MISFET Q13がオンに変わり、第２の直
列回路のMISFET Q15がオンし、第３の直列回
路のMISFET Q17がオフする。この場合、信号
ＢのローレベルでオフしているMISFET Q12の
ため、信号Ａはハイレベルを保持している。他
方、MISFET Q15のオンにより、MISFET Q15
とQ16とが共にオンとなるので、出力Ｑはローレ
ベルに変化する。この出力Ｑの変化で第３の直列
回路のMISFET Q18がオンし、MISFETQ19がオ
フする。MISFET Q17とQ18との接続点の寄生容
量（図示しない）は入力信号φがローレベルであ
つた期間にほゞＶDDのハイレベルとなつている。
そのため、上記のように、MISFET Q18がオン
すると信号Ｂの保持レベルは、上記のMISFET
Q17，Q18の接続点の寄生容量との電荷分散が生
じ、同図破線で示すようにハイレベル側にシフト
する。
この電荷分散によるレベル変化は、回路の誤動
作につながるもので、動作電源マージンを小さく
することとなる。
作につながるもので、動作電源マージンを小さく
することとなる。
他の１つは、上記状態において、再び入力信号
φがハイレベルからローレベルに変化するとき、
MISFET Q11のオンにより、信号Ａはハイレベ
ルを保持するため、出力Ｑは変化しない。一方、
MISFET Q17がオンするため、信号Ｂはハイレ
ベルに変化する。このとき、MISFET Q11，Q13
のオン／オフ切り変わりと、信号Ｂの立ち上りに
よるMISFET Q12のオン動作が競争することと
なり、上記信号Ｂの立上りが早いと、上記
MISFET Q11，Q13の切り変り前のMISFET Q12
のオンにより、同図破線で示すように、信号Ａが
レベルダウンを生じるとともに、このときの貫通
電流は、電圧ＶDD〜ＶSSの下で流れるものとな
る。この動作は、同図に示すような入力信号φを
矩形波とする場合には、生じにくいが、正弦波と
した場合には、相補動作における遷移期間が長く
なるため、生じるものとなる。
φがハイレベルからローレベルに変化するとき、
MISFET Q11のオンにより、信号Ａはハイレベ
ルを保持するため、出力Ｑは変化しない。一方、
MISFET Q17がオンするため、信号Ｂはハイレ
ベルに変化する。このとき、MISFET Q11，Q13
のオン／オフ切り変わりと、信号Ｂの立ち上りに
よるMISFET Q12のオン動作が競争することと
なり、上記信号Ｂの立上りが早いと、上記
MISFET Q11，Q13の切り変り前のMISFET Q12
のオンにより、同図破線で示すように、信号Ａが
レベルダウンを生じるとともに、このときの貫通
電流は、電圧ＶDD〜ＶSSの下で流れるものとな
る。この動作は、同図に示すような入力信号φを
矩形波とする場合には、生じにくいが、正弦波と
した場合には、相補動作における遷移期間が長く
なるため、生じるものとなる。
この発明は、上記問題を解決するためなされた
もので、その目的とするところは、電源マージン
の拡大及び低消費電力化を図つたダイナミツクカ
ウンタ回路を提供することにある。
もので、その目的とするところは、電源マージン
の拡大及び低消費電力化を図つたダイナミツクカ
ウンタ回路を提供することにある。
この発明は、前記ダイナミツクカウンタ回路に
おける入力信号φの印加方法を変えることによ
り、保持信号の電荷分散の防止及び貫通電流の低
減を図ろうとするものである。
おける入力信号φの印加方法を変えることによ
り、保持信号の電荷分散の防止及び貫通電流の低
減を図ろうとするものである。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明の一実施例を示す回路図で
ある。
ある。
この回路は、ハイレベル電源端子ＶDDとローレ
ベル電源端子ＶSSとの間に、ｐチヤンネル
MISFET Q1とｎチヤンネルMISFET Q2，Q3と
を順に（Q1，Q2，Q3の順という意味）に直列接
続し、上記MISFET Q1，Q2のゲートに共通に入
力信号φを印加した第１の直列回路と、上記電源
端子間にｐチヤンネルMISFET Q4とｎチヤンネ
ルMISFET Q5，Q6とを順に直列接続し、上記
MISFET Q4，Q6のゲートに共通に上記第１の直
列回路のMISFET Q1，Q2の接続点の信号Ａを印
加し、上記MISFET Q5のゲートに入力信号φを
印加した第２の直列回路と、上記電源端子ＶDDと
第２の直列回路のMISFET Q5，Q6の接続点との
間に、ｐチヤンネルMISFET Q7，Q8とｎチヤン
ネルMISFET Q9とを順に直列接続し、上記
MISFET Q7，Q9のゲートに共通に第２の直列回
路のMISFET Q4，Q5の接続点の信号Ｑを印加
し、上記MISFET Q8のゲートに入力信号φを印
加し、上記MISFET Q8，Q9の接続点の信号Ｂを
第１の直列回路のMISFET Q3のゲートに印加し
た第３の直列回路とにより構成され、上記信号Ｑ
を出力とするものである。すなわち、この回路
は、第２図に示した回路におけるMISFET
Q12，Q13及びMISFET Q17，Q18の接続位置を入
れ替えて構成したものである。
ベル電源端子ＶSSとの間に、ｐチヤンネル
MISFET Q1とｎチヤンネルMISFET Q2，Q3と
を順に（Q1，Q2，Q3の順という意味）に直列接
続し、上記MISFET Q1，Q2のゲートに共通に入
力信号φを印加した第１の直列回路と、上記電源
端子間にｐチヤンネルMISFET Q4とｎチヤンネ
ルMISFET Q5，Q6とを順に直列接続し、上記
MISFET Q4，Q6のゲートに共通に上記第１の直
列回路のMISFET Q1，Q2の接続点の信号Ａを印
加し、上記MISFET Q5のゲートに入力信号φを
印加した第２の直列回路と、上記電源端子ＶDDと
第２の直列回路のMISFET Q5，Q6の接続点との
間に、ｐチヤンネルMISFET Q7，Q8とｎチヤン
ネルMISFET Q9とを順に直列接続し、上記
MISFET Q7，Q9のゲートに共通に第２の直列回
路のMISFET Q4，Q5の接続点の信号Ｑを印加
し、上記MISFET Q8のゲートに入力信号φを印
加し、上記MISFET Q8，Q9の接続点の信号Ｂを
第１の直列回路のMISFET Q3のゲートに印加し
た第３の直列回路とにより構成され、上記信号Ｑ
を出力とするものである。すなわち、この回路
は、第２図に示した回路におけるMISFET
Q12，Q13及びMISFET Q17，Q18の接続位置を入
れ替えて構成したものである。
この回路の基本的な分周動作は、前記に説明し
た回路と同様であり、第３図に示すように、入力
信号φがローレベルで、出力Ｑの記憶レベルがハ
イレベルのとき、MISFET Q1のオンにより信号
Ａはハイレベル、この信号Ａのハイレベル及び出
力ＱのハイレベルによりMISFET Q6，Q9がオン
しているため、信号Ｂはローレベルとなる。
た回路と同様であり、第３図に示すように、入力
信号φがローレベルで、出力Ｑの記憶レベルがハ
イレベルのとき、MISFET Q1のオンにより信号
Ａはハイレベル、この信号Ａのハイレベル及び出
力ＱのハイレベルによりMISFET Q6，Q9がオン
しているため、信号Ｂはローレベルとなる。
次に、入力信号φがハイレベルに変化すると、
MISFET Q1がオフ、MISFET Q2がオン、
MISFET Q5がオン、MISFET Q8がオフに変わ
る。このとき、MISFET Q5のオンにより、出力
Ｑはローレベルに変化し、この出力Ｑがローレベ
ルに変化してMISFET Q7がオン、MISFET Q9
がオフとなるが、このMISFET Q9がオフとなる
前に入力信号φのハイレベルにより、MISFET
Q8がオフしてしまうため、信号ＢはMISFET Q8
を通しての前記電荷分散が生ずることはなく、ロ
ーレベルを保持し、同図実線で示すようになる。
この信号Ｂがローレベルを保持するため、
MISFET Q3がオフ状態を保ち、信Ａは変化せ
ず、上述のような動作で出力Ｑはローレベルに固
定される。なお、このとき、MISFET Q2がオン
していることより、信号Ａにおける蓄積電荷が、
このMISFET Q2を介して、MISFET Q2，Q3の
接続点における寄生容量に分散されることが考え
られるが、この場合には、信号Ａにおける容量
は、２つのMISFET Q4，Q6のゲート容量を含む
ために蓄積電荷量が大きく、レベルダウンは、前
記第２図の回路における信号Ｂのレベル変化量の
1/2以下となり問題とならない。
MISFET Q1がオフ、MISFET Q2がオン、
MISFET Q5がオン、MISFET Q8がオフに変わ
る。このとき、MISFET Q5のオンにより、出力
Ｑはローレベルに変化し、この出力Ｑがローレベ
ルに変化してMISFET Q7がオン、MISFET Q9
がオフとなるが、このMISFET Q9がオフとなる
前に入力信号φのハイレベルにより、MISFET
Q8がオフしてしまうため、信号ＢはMISFET Q8
を通しての前記電荷分散が生ずることはなく、ロ
ーレベルを保持し、同図実線で示すようになる。
この信号Ｂがローレベルを保持するため、
MISFET Q3がオフ状態を保ち、信Ａは変化せ
ず、上述のような動作で出力Ｑはローレベルに固
定される。なお、このとき、MISFET Q2がオン
していることより、信号Ａにおける蓄積電荷が、
このMISFET Q2を介して、MISFET Q2，Q3の
接続点における寄生容量に分散されることが考え
られるが、この場合には、信号Ａにおける容量
は、２つのMISFET Q4，Q6のゲート容量を含む
ために蓄積電荷量が大きく、レベルダウンは、前
記第２図の回路における信号Ｂのレベル変化量の
1/2以下となり問題とならない。
次に、再び入力信号φがローレベルに変化する
と、MISFET Q1のオンにより、信号Ａはハイレ
ベルを保持し、MISFET Q5のオフにより、信号
Ｑは、記憶容量によるローレベルを保持し、信号
ＢだけがMISFET Q8のオンによりハイレベルに
変化する。この場合、信号Ｂの立ち上りが早く、
MISFET Q1，Q2が切り変る前に、MISFET Q3
がオンしたとしても、このMISFET Q3のオン抵
抗により、相補動作を行なうMISFET Q1，Q2の
両端子間電圧が小さくなるため、貫通電流が小さ
くなつて、低消費電力化が図られる。そして、こ
のMISFET Q3のオン抵抗分だけ、信号Ａはレベ
ルアツプされることとなるため、信号Ａのローレ
ベル側への変化は小さくなる。
と、MISFET Q1のオンにより、信号Ａはハイレ
ベルを保持し、MISFET Q5のオフにより、信号
Ｑは、記憶容量によるローレベルを保持し、信号
ＢだけがMISFET Q8のオンによりハイレベルに
変化する。この場合、信号Ｂの立ち上りが早く、
MISFET Q1，Q2が切り変る前に、MISFET Q3
がオンしたとしても、このMISFET Q3のオン抵
抗により、相補動作を行なうMISFET Q1，Q2の
両端子間電圧が小さくなるため、貫通電流が小さ
くなつて、低消費電力化が図られる。そして、こ
のMISFET Q3のオン抵抗分だけ、信号Ａはレベ
ルアツプされることとなるため、信号Ａのローレ
ベル側への変化は小さくなる。
この動作における貫通電流及びレベルダウン
は、入力信号φとして正弦波を用いた場合に大き
くなるので、この実施例回路における上記効果
も、正弦波入力を用いた場合に大きくあらわれる
こととなる。
は、入力信号φとして正弦波を用いた場合に大き
くなるので、この実施例回路における上記効果
も、正弦波入力を用いた場合に大きくあらわれる
こととなる。
次に、入力信号φがハイレベルに変化すると、
MISFET Q1がオフ、MISFET Q2がオン、
MISFET Q5がオン、MISFET Q8がオフに変化
する。上記MISFET Q2のオンにより、信号Ａは
ローレベルに変化し、この信号Ａのローレベルの
変化によりMISFET Q4がオンするため、出力Ｑ
はハイレベルに変化する。また、この信号Ａのロ
ーレベルの変化によりMISFET Q6がオフとなる
ため、出力Ｑがハイレベルに変化したときの信号
Ｂは、MISFET Q4，Q5，Q9を通したハイレベル
に固定されたものとなる。
MISFET Q1がオフ、MISFET Q2がオン、
MISFET Q5がオン、MISFET Q8がオフに変化
する。上記MISFET Q2のオンにより、信号Ａは
ローレベルに変化し、この信号Ａのローレベルの
変化によりMISFET Q4がオンするため、出力Ｑ
はハイレベルに変化する。また、この信号Ａのロ
ーレベルの変化によりMISFET Q6がオフとなる
ため、出力Ｑがハイレベルに変化したときの信号
Ｂは、MISFET Q4，Q5，Q9を通したハイレベル
に固定されたものとなる。
次に、入力信号φがローレベルに変化すると、
MISFET Q1がオン、MISFET Q2がオフ、
MISFET Q5がオフ、MISFET Q8がオンに変化
する。上記MISFET Q1のオンにより、信号Ａは
ハイレベルに変化する。このとき、MISFET Q5
がオフしているため、信号Ａがハイレベルとなつ
て、MISFET Q4がオフ、MISFET Q6がオンし
ても、出力Ｑは、電荷分散によるハイレベル変化
が生じることなくハイレベルを保持する。したが
つて、MISFET Q9がオンしつづけるため、
MISFET Q6のオンにより、信号Ｂはローレベル
に変化する。
MISFET Q1がオン、MISFET Q2がオフ、
MISFET Q5がオフ、MISFET Q8がオンに変化
する。上記MISFET Q1のオンにより、信号Ａは
ハイレベルに変化する。このとき、MISFET Q5
がオフしているため、信号Ａがハイレベルとなつ
て、MISFET Q4がオフ、MISFET Q6がオンし
ても、出力Ｑは、電荷分散によるハイレベル変化
が生じることなくハイレベルを保持する。したが
つて、MISFET Q9がオンしつづけるため、
MISFET Q6のオンにより、信号Ｂはローレベル
に変化する。
以下同様の動作を繰り返すことにより、この実
施例回路は、第３図の実線で示すようなカウンタ
動作を行なうものとなる。
施例回路は、第３図の実線で示すようなカウンタ
動作を行なうものとなる。
以上の動作明により明らかなように、この実施
例回路は、信号Ａ，Ｂのレベル変化が小さくなる
ので、これに伴ない低電源電圧まで動作すること
となり、電源マージンの拡大が図られる。そし
て、貫通電流が減少するので、低消費電力化が図
られる。
例回路は、信号Ａ，Ｂのレベル変化が小さくなる
ので、これに伴ない低電源電圧まで動作すること
となり、電源マージンの拡大が図られる。そし
て、貫通電流が減少するので、低消費電力化が図
られる。
この発明は、前記実施例に限定されず、電源電
圧の極性、及びMISFETの導電型を逆にして構
成するものであつてもよい。
圧の極性、及びMISFETの導電型を逆にして構
成するものであつてもよい。
第１図は、この発明の一実施例を示すカウンタ
回路の回路図、第２図は、本願出願人において考
えられているカウンタ回路の回路図、第３図は、
これらの動作波形図である。
回路の回路図、第２図は、本願出願人において考
えられているカウンタ回路の回路図、第３図は、
これらの動作波形図である。
Claims (1)
- １ 第１電圧端子と第２電圧端子との間に、第１
導電型のMISFET Q1及び第２導電型のMISFET
Q2，Q3を順に直列結合し、上記MISFET Q1，
Q2のゲートに入力信号を印加した第１の直列回
路と、上記第１電圧端子と第２電圧端子との間
に、第１導電型のMISFET Q4及び第２導電型の
MISFET Q5，Q6を順に直列結合し、上記
MISFET Q4，Q6のゲートに第１の直列回路の
MISFET Q1，Q2の結合点の出力を印加し、上記
MISFET Q5のゲートに入力信号を印加した第２
の直列回路と、上記第１電圧端子と上記第２の直
列回路のMISFET Q5，Q6の結合点との間に、第
１導電型のMISFET Q7，Q8及び第２導電型の
MISFET Q9を順に直列結合し、上記MISFET
Q7，Q9のゲートに第２の直列回路のMISFET
Q4，Q5の結合点の出力を印加し、上記MISFET
Q8のゲートに入力信号を印加し、上記MISFET
Q8，Q9の結合点の出力を上記第１の直列回路の
MISFET Q3のゲートに印加した第３の直列回路
とを具備し、上記第２の直列回路のMISFET
Q4，Q5又は第３の直列回路のMISFET Q8，Q9
の結合点から得られる信号を出力としたことを特
徴とするダイナミツクカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4653778A JPS54139457A (en) | 1978-04-21 | 1978-04-21 | Dynamic counter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4653778A JPS54139457A (en) | 1978-04-21 | 1978-04-21 | Dynamic counter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54139457A JPS54139457A (en) | 1979-10-29 |
| JPS6212699B2 true JPS6212699B2 (ja) | 1987-03-20 |
Family
ID=12750031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4653778A Granted JPS54139457A (en) | 1978-04-21 | 1978-04-21 | Dynamic counter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54139457A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5656043A (en) * | 1979-10-15 | 1981-05-16 | Nec Corp | Electronic circuit |
-
1978
- 1978-04-21 JP JP4653778A patent/JPS54139457A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54139457A (en) | 1979-10-29 |
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