JPH04191925A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 バンク形式の２進化１０進数の加減演算を高速に実行す
る演算処理装置に関し、 １０進加減演算処理で実質的に減算を行い、しかも結果
がゼロになるような場合であっても、演算速度が低下す
るのを防止できる演算処理装置を提供することを目的と
し、 所定桁の１０進数の加減演算を行なう演算手段と、該演
算手段の演算結果がゼロでない時にセットされ、該セッ
ト状態を全桁の演算が終了するまで保持する保持手段と
、を具備し、演算結果のゼロ判定を前記保持手段を参照
することにより行なうことを特徴とする。

〔産業上の利用分野〕

本発明は、バンク形式の２進化１０進数（以下、単に「
１０進数」という）の加減演算を高速に実行する演算処
理装置に関する。

一般に、電子計算機では、事務処理を行なうプログラム
は、例えばＣ０ＢＯＬ等の事務処理用に開発された言語
で記述されるようになっている。

このような事務処理用言語を使って情報処理装置に計算
や処理をさせるためには、該情報処理装置の内部で１０
進数を扱う必要がある。

このような電子計算機で取り扱う１０進数の表現形式と
しで、バック形式がある。このパンク形式の１０進数の
仕様について、第５図を参照しながら、以下に説明する
。

■各バイトは、最下位１バイトを除き上位及び下位の４
ビツトともに数字部と呼ばれ、「ＯＭ」〜’９ＨＪ（添
字の−」は１６進数であることを示ず）の何れかの値で
構成される。この数字部に’ＯＮＪ〜「９Ｈ」以外のデ
ータがきたときはデータ例外のエラーとなる。

■データの最右端のバイト（最下位バイト）の下位４ビ
ア）は符号部と呼ばれ、例えば、正の数を「Ｃ８ｊ、負
の数を「Ｄ、ｌ」で表現する。したがって、この符号部
に’ＣＭＪ又は’ＤＭＪ以外のデータがきたときにデー
タ例外のエラーとなる。

なお、最下位ハイドの上位４ピントは数字部である。

このような１０進数は可変長の取り扱いが可能であるの
が一般的であり、その長さ（桁数）は命令の一部で指定
するようになっている。

したがって、１０進数を用いて加減演算を行なう場合、
演算処理装置が一度に演算することのできるデータ幅以
上の桁数を有するデータを取り扱う場合は繰り返し実行
で指定桁の演算を行なうことになる。

ところで、上記１０進数の仕様では、ゼロを表す場合、
数字部は全て「０９」であり、符号部は”Ｃ）ＩＪつま
り正数として表すのが一般的であり、負のゼロは存在し
ない。

したがって、演算結果が全桁ゼロとなった場合、符号部
を正にする必要がある。

〔従来の技術〕

従来、１０進数の加減算は、第６図のフローチャートに
示す処理により実現されている。

基本的には、被加数と加数の符号を調べ、同符号であれ
ば加算を、異符号であれば減算を行なうようになってい
る。

即ち、先ず被加数と加数の符号が共に正であるか否かを
調べ（ステップ５３１）、もし共に正であれば結果符号
を正、つまり’ＣＭＪとする（ステップ５３２）。

一方、被加数と加数の符号が共に正でなければ、これら
が共に負であるか否かを調べ（ステップ５３３）、もし
共に負であれば結果符号を負、つまり「ＤＨ」とする（
ステップ５３４）。

上記２ケースの場合は、以下加算を行なうことになる。

なお、こ−の場合、演算前の被加数及び加数は何れも負
のゼロ（不正なデータ）ではないものとする。

上記のようにして結果の符号が決定したら符号部をマス
クして（ゼロにして）加算を行なう（ステップ５３５）
。そして、全桁の演算が終了したか否かを調べ（ステッ
プ５３６）、終了していなければ次の桁を取り出して１
０進加算を行い、結果を格納する（ステップ５３７）、
以下、全桁の演算の終了が判断されるまで、上記ステッ
プＳ３６、Ｓ３７を繰り返し実行し、全桁の演算の終了
が判断された時点で、一連の１０進数の加減算処理を終
了する。

一方、上記ステップＳ３３で、被加数と加数の符号が共
に負でもないことが判断されると、被加数が正で加数が
負であるか否かを調べる（ステップ３３８）。そして、
被加数が正で加数が負であることが判断されると、結果
符号を正とする（ステップ５３９）、一方、ステップ５
３Ｂで被加数が正で加数が負でないことが判断されると
、被加数が負で加数が正であることを認識し、結果符号
を負とする（ステップ５４０）。

以下、１０進数の減算処理が行なわれることになる。

即ち、先ず、所定のレジスタａをゼロにクリアする（ス
テップ”５４Ｉ）にのレジスタａは、ゼロ判定をするた
めのレジスタである。

次いで、符号部をマスクして１０進減算を行い、その結
果を格納する（ステップ５４２）。そして、上記減算結
果とレジスタの内容との論理和（記号ｒｙ、で示す）を
とり、その結果をレジスタａに格納する（ステップ５４
３）。

そして、全ての桁の演算が終了したか否かを調べ（ステ
ップ５４４）、終了していなければ次の桁を取り出して
１０進減算を行い、結果を格納する（ステップ５４５）
。次いで、上記減算結果とレジスタの内容との論理和を
とり、その結果をレジスタａに格納する（ステップ５４
６）。

以下、全桁の演算の終了が判断されるまで、上記ステッ
プ５４４〜Ｓ４６を繰り返し実行し、全桁の演算の終了
が判断された時点で、最終桁の減算で減算結果がゼロ以
上であったか否かを調べる（ステップ５４７）。そして
、ゼロ以上であったことが判断されると、ボロー無しで
減算が終了したことを意味するので、レジスタａの内容
がゼロであるか否かを調べ（ステップ５５０）、ゼロで
ないことが判断されるとそのまま一連の１０進数の加減
算処理を終了する。

一方、レジスタａの内容がゼロであることが判断される
と、結果符号を正にする（ステップ５５１）。これは、
上記ステップＳ４０で予め結果符号を負りこしている場
合があるので、演算結果がゼロの場合は正符号に修正す
るために行なうものである。

また、上記ステ、ブＳ４７で、最終桁の減算の結果がゼ
ロより小さいことが判断されると、被減数の絶対値が減
数の絶対値より小さいことを意味するので、補数演算を
行なう（ステップ３４８）。

この補数演算は、先に演算した結果の１０の補数をとる
処理であり、実際には、１０進数のゼロから演算結果を
減算する処理を行なうものである。

そして、結果符号を反転しくステップ５４９）、一連の
１０進数の加減算処理を終了する。

〔発明が解決しようとする課題〕

このように、１０進数の加減算処理では、実質的に減算
を行なうことがあるので、結果が全てゼロになる場合も
発生し、この場合符号部を正にする修正が必要である。

したがって、結果がゼロであるか否かを調べるため、１
０進演算処理中の１０進減算の途中結果の論理和の蓄積
を必要としていた。したがって、演算ループ中に論理和
をとるステップが必要となり、演算速度が低下するとい
う欠点があった。

本発明は、上記事情に鑑みて成されたもので、１０進加
減演算処理で実質的に減算を行い、しかも結果がゼロに
なるような場合であっても、演算速度が低下するのを防
止できる演算処理装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明の演算処理装置は、第１図に原理的に示すように
、所定桁の１０進数の加減演算を行なう演算手段１と、
該演算手段１の演算結果がゼロでない時にセットされ、
該セット状態を全桁の演算が終了するまで保持する保持
手段２と、を具備し、演算結果のゼロ判定を前記保持手
段２を参照することにより行なうことを特徴とする。

〔作用〕

１０進加減演算処理で実質的に減算を行い、しかも結果
がゼロになるような場合は結果の符号を正符号に修正す
る必要があるが、演算手段１で演算を行なう都度、該演
算手段１での演算結果がゼロ以外であれば、その旨を保
持手段２に累積保持し、全桁の演算の紡了時に該保持手
段２を参照し、該保持手段２がセットされていなければ
、っまり全桁がゼロであれば符号を正符号に修正するよ
うにしたものである。

〔実施例〕

以下、図面を参照しながら本発明の一実施例について説
明する。

第２図は、本発明の実施例の構成を示すブロック図であ
る。なお、以下の説明においては、１回で１バイト（１
０進数２桁）の演算を行なう場合について説明する。

図において、１０は１バイトのＸバスであり、被加数又
は被減数が供給されるものである。１１は１バイトのＹ
バスであり、加数又は減数が供給されるものである。

上記Ｘバス１０はセレクタ１２に接続されると共に、こ
のＸバス１０には１０進数検査回路（ＤＣＫ）１３、及
び＋６回路（＋６）１４が接続されるようになっている
。同様に、上記Ｙバス１１はセレクタ１５に接続される
と共に、このＹハス１１には１０進数検査回路（ＤＣＫ
’）１６、及び補数回路（ＣＭＰ）１７が接続されるよ
うになっている。

上記１０進数検査回路１３．１６は、１０進数データの
正当性を検査するものであり、１０進数データの数字部
に「ＯＨ」〜「９Ｈ」以外の不正データがあるか否か、
また符号部に「ＣｓＪ、’Ｄ）ＩＪ基以外不正データが
あるか否かを検査し、もし不正データがあれば、その旨
を制御部（図示しない）に通知するものである。これは
、通常、１０進数データ例外の割り込みとして通知され
る。

＋６回路１４は、Ｘハス１０の内容、つまり被加数に「
６８」を加えて出力するものである。この＋６回路１４
は、被加数に予め「６Ｈ」を加えて加数と加算すること
により、ｌＯ進数としての次桁への桁上がりがあったか
否かを調べるために使用される。

補数回路１７は、Ｙバス１１の内容、つまり加数の２の
補数をとって出力するものである。被加数とこの補数回
路１７で補数をとられた加数とを加算することにより減
算を可能にしている。

セレクタ１２は、Ｘバス１０の内容又は＋６回路】４の
出力の何れかを選択して算術論理演算ユニット（以下、
ｒＡＬＵＪという）１のＸ入力に供給するものである。

同様に、セレクタ１５は、Ｙハス１１の内容又は補数回
路１７の出力の何れかを選択してＡＬＵＩの７人力に供
給するものである。

ＡＬＩＪＩは、算術演算又は論理演算を実行するもので
あり、演算結果は０端子から出力されるようになってい
る。また、演算時に発生したキャリー信号は、キャリー
ビット保持回路１９に供給されるようになっている。

キャリーピント保持回路１９は、上記したように、演算
ムこより発生したキャリー信号を保持するものであり、
マイクロプログラムはこのキャリーピント保持回路１９
の内容を調べることにより、桁上がりの有無を知ること
ができるようになっている。

上記ＡＬＵＩの出力は、セレクタ２０に供給されるとと
もに、−６回路（−６）２１に供給されるようになって
いる。

一６回路２１は、ＡＬＵＩの出力を「−６」するもので
あり、上記＋６回路１４とともに１０進数演算時の補正
を行なうために使用されるものである。即ち、上記＋６
回路１４で「＋６」された被加数に加数を加算した結果
、キャリーが発生すれば得られた結果は正しい１０進数
であるが、キャリーが発生しなければ、先に「＋６ｊさ
れているので加算結果をｒ−６ＪＬなければ正しい１０
進数が得られない。この−６回路２１は、かかる場合に
動作して正しい結果を得るために使用されるものである
。

セレクタ２０は、演算結果としてＡＬＵＩの出力をその
まま用いるか、−６回路２１の出力を用いるかを選択す
るものである。このセレクタ２０の出力が最終的な演算
結果となる。

２２はゼロフラグ回路（ＺＲ）であり、セレクタ２０の
出力、つまり演算結果がゼロの場合にセットされるフラ
グであり、１サイクル毎に変化するものである。マイク
ロプログラムはこのゼロフラグ回路２２の内容を調べる
ことにより、直前に行なった演算がゼロであるか否かを
知ることができるようζこなっている。

２は、この発明の特徴に直接関係する累積ゼロフラグ回
路（ＡＤＤＩＮＺフラグ回路）である。

このＡＤＤＩＮＺフラグ回路２の詳細な構成を第３図に
示す。

即ち、ＡＤＤＩＮＺフラグ回路２は、ＯＲゲート３１．
３４、ＡＮＤゲート３２．３３及びＤタイプのフリップ
フロップ３５が図示するように接続されて構成される。

ＯＲゲート３１にはセレクタ２０の出力（８ビツト）が
供給されるようになっている。したがって、セレクタ２
０の出力が１ビツトでもオンになっていれば、該ＯＲゲ
ート３１の出力がオンになる。このＯＲゲート３１の出
力は、ＡＮＤゲート３２に供給される加算信号がオンで
あれば、３Ｂ　ＡＮＤゲート３２を通過し、ＯＲゲート
３４を介してフリップフロップ３５に供給される。上記
加算信号はゼロ判定のタイミングを与えるもので、演算
結果がセレクタ２０から出力されるタイミングでオンに
なる信号である。これにより、ＯＲゲート３１の出力が
オン、つまりＡＬＵ　１の演算結果がゼロでなければフ
リップフロップ３５がセットされることになる。

このフリップフロップ３５は一旦セットされると、リセ
ット信号がアクティブ（Ｈレベル）にならない限り、Ａ
ＮＤゲート３３及びＯＲゲート３４を介してフィードバ
ックされ、自己保持動作を行なう。

次に、上記構成において、第４図のフローチャートを参
照しながら動作について説明する。

基本的には、従来と同様に、被加数と加数の符号を調べ
、同符号であれば加算を、異符号であれば減算を行なう
ようになっており、処理内容は第６図に示したものと類
似の処理となっている。

即ち、先ず被加数と加数の符号が共に正であるか否かを
調べ（ステップ５ｌｌ）、もし共に正であれば結果符号
を正、つまり「ＣイＪとする（ステップ５１２）。

一方、被加数と加数の符号が共に正でなければ、これら
が共に負であるか否かを調べ（ステップ５１３）、もし
共に負であれば結果符号を負、つまり’ＤＭＪとする（
ステップ５１４）。

上記２ケースの場合は、以下加算を行なうことになる。

なお、この場合、演算前の被加数及び加数は何れも負の
ゼロ（不正なデータ）ではないものとする。

上記結果の符号が決まったら、符号部をマスクして（ゼ
ロにして）加算を行なう（ステップ５１５）。この加算
にあたっては、先ず、被加数がＸバス１０に、加数がＹ
バス１１にそれぞれ供給される。そして、１０進数検査
回路１３．１６で被加数及び加数が正しい１０進数であ
るか否かがチエツクされる。このとき、正しい１０進数
でないことが判断されると、以下の処理は中止され、例
えば割り込みにより制御部に通知される。

被加数及び加数が共に正しい１０進数であれば、セレク
タ１２は＋６回路１４の出力をＡＬＬＩＩのＸ入力に供
給する。即ち、被加数に「６」を加えた値が被加数とな
る。一方、セレクタ１５はＹパスの内容をそのままＡＬ
ＵＩのＹ入力に供給する。

そして、ＡＬＵｌで加算が行なわれ、結果が０端子から
出力される。この際、キャリーがあれば、その旨がキャ
リービット回路１９にセットされる。

このキャリービット回路１９に保持されたデータはセレ
クタ２０の選択信号として用いられる。

即ち、キャリーピント回路１９の値がｒｌ」であればセ
レクタ２０はＡＬＵＩの出力を選択し、ｒ□、であれば
−６回路２１の出力を選択して出力する。このセレクタ
２０の出力が演算結果となる。

ＡＤＤＩＮＺフラグ回路２の内部のフリップフロップ３
５は、演算結果がゼロでなければセットされ、ゼロであ
れば元の状態を維持する。なお、このフリップフロップ
３５は、演算を開始する前にリセット信号によりクリア
されているものとする。

次いで、命令で与えられた全桁の演算が終了したか否か
を調べ（ステップ３１６）、終了していなければ次の１
バイトを取り出して１０進加算を行い、結果を格納する
（ステップ５１７）。この加算も上記ステップ５１５と
同し動作にて行なわれる。以下、全桁の演算の終了が判
断されるまで、上記ステップＳ１６、Ｓ１７を繰り返し
実行し、全桁の演算の終了が判断された時点で、一連の
１０進数の加減算処理を終了する。

一方、上記ステップＳ１３で、被加数と加数の符号が共
に負でもないことが判断されると、被加数が正で加数が
負であるか否かを調べる（ステップ５１８）、そして、
被加数が正で加数が負であることが判断されると、結果
符号を正とする（ステップ５１９）。一方、ステップ３
１Ｂで被加数が正で加数が負でないことが判断されると
、被加数が負で加数が正であることを認識し、結果符号
を負とする（ステップ５２０）。

以下、１０進数の減算処理が行なわれることになる。

即ち、先ず、ＡＤＤＩＮＺフラグをクリアする（ステッ
プ５２１）。このＡＤＤＩＮＺフラグは、ＡＤＤＩＮＺ
フラグ回路２中のフリップフロップ３５であり、リセッ
ト信号がＬレベルになることによりクリアされる。

次いで、符号部をマスクして１０進減算を行い、結果を
格納する（ステップ５２２）。この減算にあたっては、
先ず、被減数がＸバス１０に、減数がＹバス１１にそれ
ぞれ供給される。そして、１０進数検査回路１３．１６
で被減数及び減数が正しい１０進数であるか否かがチエ
ツクされる。このとき、正しい１０進数でないことが判
断されると、上記と同様に、以下の処理は中止され、例
えば割り込みにより制御部に通知される。

被減数及び減数が共に正しい１０進数であれば、セレク
タ１２はＸバス１０の出力をＡＬＬＩＩのＸ入力に供給
する。一方、セレクタ１５は補数回路１７の出力をＡＬ
ＵＩのＹ入力に供給する。そして、ＡＬＵＩで加算が行
なわれ、結果が０端子から出力される。この際、キャリ
ーがあれば、その旨がキャリービット回路１９にセット
される。このキャリービット回路１９に保持されたデー
タはセレクタ２０の選択信号として用いられる。即ち、
キャリービット回８１９の値が「１」であればセレクタ
２０はＡＬ［Ｊｌの出力を：Ｊ！択し、「ＯΔであれば
一６回路２］の出力を選択して出力する。

このセレクタ２０の出力が演算結果となる。

ＡＤＤＩＮＺフラグ回路２の内部のフリップフロップ３
５は、演算結果がゼロでなければセットされ、ゼロであ
れば元の状態を維持する。なお、このフリップフロ、ブ
３５は、演算を開始する前にリセット信号によりクリア
されているものとする。

そして、全ての桁の演算が終了したか否かを調べ（ステ
ップ５２３）、終了していなければ次のｌハイドを取り
出して１０進減算を行い、結果を格納する（ステップ５
２４）。以下、全桁の演算の終了が判断されるまで、上
記ステップＳ２３、Ｓ２４を繰り返し実行し、全桁の演
算の終了を判断すると、最終桁の減算で減算結果がゼロ
以上であったか否かを調べる（ステップ５２５）。そし
て、ゼロ以上であったことが判断されると、ボロー無し
で減算が終了したことを意味するので、へ〇〇ＩＮＺフ
ラグを調べ（ステップ３２８）、オンであることが判断
されるとそのまま一連の１０進数の加減算処理を終了す
る。

一方、ＡＤＤＩＮＺフラグがゼロであることが判断され
ると、結果符号を正にする（ステップ５２９）、これは
、上記ステップＳ２０で予め結果符号を負にしている場
合があるので、演算結果がゼロの場合は正符号に修正す
るために行なうものである。

また、上記ステップＳ２５で、最終桁の減算の結果がゼ
ロより小さいことが判断されると、被減数の絶対値が減
数の絶対値より小さいことを意味するので、補数演算を
行なう（ステップ３２６）。

この補数演算は、先に演算した結果の１０の補数をとる
処理であり、実際には、１０進数のゼロから演算結果を
減算する処理を行なうものである。

そして、結果符号を反転しくステップ５２７）、一連の
１０進数の加減算処理を終了する。

このように、演算結果のゼロ判定を、ＡＤＤ　ｆＮＺフ
ラグ回路２を用いて行なうようにしたので、第４図（ス
テップＳ２３．５２４）と第６図（ステップ３４４〜５
４６）とを対比して参照すれば明らかなように、演算ル
ープでゼロ判定用の演算結果の論理和をとるステップが
省略でき、高速に加減演算を実行できるものとなってい
る。

なお、上記実施例では、１回に１バイトの演算を行なう
ハードウェア構成について説明したが、これに限定され
るものでなく、２バイト、４バイト、或いはこれ以外の
任意のバイトを演算するハードウェア構成でも同様に適
用できるものであり、上記と同様の作用・効果を奏する
。

［発明の効果］ 以上、詳述したように、本発明によれば１０進加減演算
処理で実質的に減算を行い、しかも結果がゼロになるよ
うな場合であっても、演算速度が低下するのを防止でき
る演算処理装置を従供することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の実施例の構成を示すブロック図、 第３図は本発明の実施例のＡＤＤＩＮＺフラグ回路の構
成を示す回路図、 第４図は本発明の実施例の動作を示すフローチャート図
、 第５図はバック形式の１０進数を説明するたの図、 第６図は従来の１０進加減算の動作を示すフローチャー
ト図である。 １・・・演算手段（ＡＬＵ）。 ２・・・保持手段（ＡＤＤＩＮＺフラグ回路）。 図中、同一符号は同−又は相当部を示す。 ！４５ｒＪ’ｆｌｒｒ）ｔＰＬｌｌ、ＩＲ図第１図 ＡＤＤＩＮＺ　７う７−　Ｗｉｌ　５Ｊｔ−ｎ　４Ａ　
ｑ第３図 出願人　　冨士通株式会社　　、、、、、、−１−ヘ、
代理人　　弁理士　井桁貞−′−−−い゛４ニー′ オート明の失Ｖりの′＃Ｆ八ｑへ 第２図 オーを唱のヂ地伊ｊの動ｒ’ｐブＵ− 第４図（ｑの１） ｉ−タシ明り史１亡カ１の動イγフσ−第４図（〒／）
２） バッフ脣シさＪ１ｏシηメト（ 第　５　図 Ｋｔｚ）１ｏ道噛り！へ清の動イＹフσ−第６図（Ｔつ
１）

Claims (1)

1. 【特許請求の範囲】 所定桁の１０進数の加減演算を行なう演算手段（１）と
   、 該演算手段（１）の演算結果がゼロでない時にセットさ
   れ、該セット状態を全桁の演算が終了するまで保持する
   保持手段（２）と、を具備し、 演算結果のゼロ判定を前記保持手段（２）を参照するこ
   とにより行なうことを特徴とする演算処理装置。