JPS62128546A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPS62128546A JPS62128546A JP60270400A JP27040085A JPS62128546A JP S62128546 A JPS62128546 A JP S62128546A JP 60270400 A JP60270400 A JP 60270400A JP 27040085 A JP27040085 A JP 27040085A JP S62128546 A JPS62128546 A JP S62128546A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置及びその製造方法に関し
、特に高融点金属のシリサイド化膜を配線材料として用
いた半導体集積回路装置及びその製造方法に関するもの
である。
、特に高融点金属のシリサイド化膜を配線材料として用
いた半導体集積回路装置及びその製造方法に関するもの
である。
〔従来の技術〕
半導体ＩＪ積回路において、集８１度を向上させるため
に、絶縁ゲート形電界効果トランジスタ（以下ゝゝＭ工
Ｓトランジスタ“と称する）のゲートと他のＭ工Ｓトラ
ンジスタあるいは同じＭ工Ｓトランジスタのソースまた
はドレイントラシリコン材料で直接接続する直接コンタ
クト技術を用いる必要があり、とりわけスタティック型
ランダム・アクセス・メモリのメモリセル等の７リツプ
・７０ツブ型回路では必須の技術となっている。第３図
及び第４図は従来のＭ工Ｓ集積回路装置及びその製造方
法による直接コンタクトを工程順に示したもので、以下
これらを用いて従来の技術を説明する。
に、絶縁ゲート形電界効果トランジスタ（以下ゝゝＭ工
Ｓトランジスタ“と称する）のゲートと他のＭ工Ｓトラ
ンジスタあるいは同じＭ工Ｓトランジスタのソースまた
はドレイントラシリコン材料で直接接続する直接コンタ
クト技術を用いる必要があり、とりわけスタティック型
ランダム・アクセス・メモリのメモリセル等の７リツプ
・７０ツブ型回路では必須の技術となっている。第３図
及び第４図は従来のＭ工Ｓ集積回路装置及びその製造方
法による直接コンタクトを工程順に示したもので、以下
これらを用いて従来の技術を説明する。
まず第３図は第１ポリシリコンで形成されたゲートを他
のＭＩ日トランジスタのソースマタはドレイン領域にま
で延長し、直接コンタクトを形成する方法を示したもの
である。即ち鋪３図ｔａｌ Ｋ示すように、Ｐ形シリコ
ン基板（Ｔｉの表面上に素子間分離用の厚い絶縁膜（２
）、次いで薄いゲート絶縁膜［３）を熱酸化法、ＯＶＤ
法、スパッタ法などによシ形成した後、写真製版とエツ
チング法により選択的にコンタクト穴（９）を形成し、
続いてイオン注入法、熱拡散性などによシシリコン基板
＋１３の表面付近にＮ形拡散＃ ＋４１ を形成する。
のＭＩ日トランジスタのソースマタはドレイン領域にま
で延長し、直接コンタクトを形成する方法を示したもの
である。即ち鋪３図ｔａｌ Ｋ示すように、Ｐ形シリコ
ン基板（Ｔｉの表面上に素子間分離用の厚い絶縁膜（２
）、次いで薄いゲート絶縁膜［３）を熱酸化法、ＯＶＤ
法、スパッタ法などによシ形成した後、写真製版とエツ
チング法により選択的にコンタクト穴（９）を形成し、
続いてイオン注入法、熱拡散性などによシシリコン基板
＋１３の表面付近にＮ形拡散＃ ＋４１ を形成する。
次に第３図ｆｂｌに示すように、ＯＶＤ法などにより第
１ポリシリコン嘆ｔ５１ ｆ形成する。
１ポリシリコン嘆ｔ５１ ｆ形成する。
次に第３図（０）に示すように写真製版とエツチング法
により第１ポリシリコン＠ ＋５１ ｔ−パターニング
して配！ （５ａ）とゲート電極（５ｂ）ｅ形成する。
により第１ポリシリコン＠ ＋５１ ｔ−パターニング
して配！ （５ａ）とゲート電極（５ｂ）ｅ形成する。
次いで拡散層（４１と同様の方法によシシリコン基板（
凰）の表面付近にＮ膨拡散層（＋ａ、４ｂ）ｆｔ形成す
る。以上の工程により４１ポリシリコンより成る配線（
５ａ）は、コンタクト面（１ｏ）、Ｎ膨拡散層（４）を
介してＭ工Ｓトランジスタ（＋６１のソースまたはドレ
インであるＮ膨拡散層（４ａ）と接続される。
凰）の表面付近にＮ膨拡散層（＋ａ、４ｂ）ｆｔ形成す
る。以上の工程により４１ポリシリコンより成る配線（
５ａ）は、コンタクト面（１ｏ）、Ｎ膨拡散層（４）を
介してＭ工Ｓトランジスタ（＋６１のソースまたはドレ
インであるＮ膨拡散層（４ａ）と接続される。
この方法では薄いゲート絶縁膜（３）をエツチングする
工程を含むため、レジスト等にょシこのゲート絶縁膜が
汚染され、結果的に歩留りゃ信頓性を低下させる問題が
ある。
工程を含むため、レジスト等にょシこのゲート絶縁膜が
汚染され、結果的に歩留りゃ信頓性を低下させる問題が
ある。
これを改良したものとして第４図に示す従来例がある。
これは第２ポリシリコン模を介して接続する方法である
０まず第４図（８Ｌ１に示すように、素子間分離用の厚
い絶縁膜（２］、薄いゲート絶ｌ＆膜（３）、＠ｌポリ
シリコンよりなる配、ｆｆｌ （５ａ）、ゲート電極（
５ｂ）、Ｎ膨拡散層（４ａ ｓ ４ ｂ ） ｆ 第３
図に示す従来例と同様の方法により形成する。
０まず第４図（８Ｌ１に示すように、素子間分離用の厚
い絶縁膜（２］、薄いゲート絶ｌ＆膜（３）、＠ｌポリ
シリコンよりなる配、ｆｆｌ （５ａ）、ゲート電極（
５ｂ）、Ｎ膨拡散層（４ａ ｓ ４ ｂ ） ｆ 第３
図に示す従来例と同様の方法により形成する。
次ｒｃ絶縁膜（ｌすをゲート絶線膜と同様の方法により
形成し、写真製版とエツチング法により、−４８１ポリ
シリコンよシなる配線（５ａ）とＮ膨拡散層（４ａ）に
またがる部分の絶縁膜（１１）及びγ専いゲート絶縁膜
（３）全除去して大きいコンタクト穴ｕａ’ｉ形成する
。次に第２ポリシリコン膜賎をＯＶＤ法などによシ形成
し、バターニングを行なって余分な第２ポリシリコン膜
を除去する。この結果を第４図ｆｂｌが示す。
形成し、写真製版とエツチング法により、−４８１ポリ
シリコンよシなる配線（５ａ）とＮ膨拡散層（４ａ）に
またがる部分の絶縁膜（１１）及びγ専いゲート絶縁膜
（３）全除去して大きいコンタクト穴ｕａ’ｉ形成する
。次に第２ポリシリコン膜賎をＯＶＤ法などによシ形成
し、バターニングを行なって余分な第２ポリシリコン膜
を除去する。この結果を第４図ｆｂｌが示す。
以上の工程によシ、第１ポリシリコンよりなる配線（５
ａ）はコンタクト面１１第２ポリシリコン暎（Ｉ濁、コ
ンタクト面１０１ ｔ”介してＭＩＳ）ランジスタ＃Ｊ
υのソースまたはドレイン領域であるＮ膨拡散層（４ａ
）と接続される。
ａ）はコンタクト面１１第２ポリシリコン暎（Ｉ濁、コ
ンタクト面１０１ ｔ”介してＭＩＳ）ランジスタ＃Ｊ
υのソースまたはドレイン領域であるＮ膨拡散層（４ａ
）と接続される。
この方法は薄いゲート絶縁膜（３）の汚染を礎けること
ができるが、絶縁膜（Ｉｌｌや第２ポリシリコン模（１
３）の形成のように工程数が多くなるという問題がある
。
ができるが、絶縁膜（Ｉｌｌや第２ポリシリコン模（１
３）の形成のように工程数が多くなるという問題がある
。
従来の半導体集積回路装置では、上述した通り、ゲート
絶縁膜の汚染あるいは工程数の増加という問題の他に、
回路ハターン設計においてコンタクト面に要する面積を
特別に収る必要があり、結果的にＭＩ日トランジスタの
占有面積を増大させる問題がある。
絶縁膜の汚染あるいは工程数の増加という問題の他に、
回路ハターン設計においてコンタクト面に要する面積を
特別に収る必要があり、結果的にＭＩ日トランジスタの
占有面積を増大させる問題がある。
この発明は上記のような問題を解消するためになされた
ものであり、直接コンタクトを少ない工程数で形成し、
歩留り及び信頓性の向上を図ると共に、コンタクト面の
面積を著しく減少させることによシ、トランジスタの占
有面積を縮少して集積度を向上させることを目的とする
。
ものであり、直接コンタクトを少ない工程数で形成し、
歩留り及び信頓性の向上を図ると共に、コンタクト面の
面積を著しく減少させることによシ、トランジスタの占
有面積を縮少して集積度を向上させることを目的とする
。
この発明に係る半導体集積回路装置ニ、トランジスタの
電極間接続を高融点金属のシリサイド化膜を用いた直接
コンタクトによシ実現したものである。
電極間接続を高融点金属のシリサイド化膜を用いた直接
コンタクトによシ実現したものである。
こけ発明に係る半導体集積回路装置の製造方法は、シリ
コン基板と、このシリコン基板上に形成されたシリコン
層との上に高融点金属を形成し、これを熱処理によりシ
リサイド化するものである。
コン基板と、このシリコン基板上に形成されたシリコン
層との上に高融点金属を形成し、これを熱処理によりシ
リサイド化するものである。
この発明における高融点金属のシリサイド化膜は、シリ
コン基板とこのシリコン基板上に形成されたシリコン層
とを低い電気抵抗とで直接コンタクトさせ、回路パター
ン設計上必要であったコンタクトのためのマージンを不
要にしてトランジスタの占有面積ｆｃ’、）Ｒ少させる
。
コン基板とこのシリコン基板上に形成されたシリコン層
とを低い電気抵抗とで直接コンタクトさせ、回路パター
ン設計上必要であったコンタクトのためのマージンを不
要にしてトランジスタの占有面積ｆｃ’、）Ｒ少させる
。
以下この発明を図に示す実施ｇ７ＩＩＩＣ基づいて説明
する。第１図は本発明の一実施例による半導体１Ｊｋ８
１１回路装置の製造方法を工程順に示したものである。
する。第１図は本発明の一実施例による半導体１Ｊｋ８
１１回路装置の製造方法を工程順に示したものである。
第１図＋ａｌは基本的には第４図ｆａｔと同一の状態で
あるが、後述するようにＮ膨拡散層（４ａ）の面積が従
来に比べて縮少されている点が異なる。
あるが、後述するようにＮ膨拡散層（４ａ）の面積が従
来に比べて縮少されている点が異なる。
本実施例による方法では第１図ｔａｌの状態の後、第ｌ
ポリシリコンよりなる配線（５ａ）とゲート成極（５ｂ
）の周辺部側面に絶縁体で形成されるサイドウオール（
ａａ、ｆｌｂ） ｆ形成する。このサイドウオール（６
ａ、 ａｂ）は、例えばシリコン酸化膜を全面に堆積さ
せた後、異方性エツチングすることにより形成される。
ポリシリコンよりなる配線（５ａ）とゲート成極（５ｂ
）の周辺部側面に絶縁体で形成されるサイドウオール（
ａａ、ｆｌｂ） ｆ形成する。このサイドウオール（６
ａ、 ａｂ）は、例えばシリコン酸化膜を全面に堆積さ
せた後、異方性エツチングすることにより形成される。
この状態を第１図（ｂ＋が示す。
次に第１図（０）に示すように、サイドウオール（６ａ
）のみを写真製版とエツチング法により選択的に除去し
、次いで高融点金属膜（７）をスパッタ法、ＯＶＤ法な
どによシ形成する。上記高融点金属としては、タングス
テン（Ｗ）、モリブデン（Ｍｏ）、チタン（７１人タン
タル（Ｔａ）、クロム（Ｃｒ）、バナジウム（Ｖ）、ニ
オブ（ａｈ）、ジルコニウム（Ｚｒ）等がある。
）のみを写真製版とエツチング法により選択的に除去し
、次いで高融点金属膜（７）をスパッタ法、ＯＶＤ法な
どによシ形成する。上記高融点金属としては、タングス
テン（Ｗ）、モリブデン（Ｍｏ）、チタン（７１人タン
タル（Ｔａ）、クロム（Ｃｒ）、バナジウム（Ｖ）、ニ
オブ（ａｈ）、ジルコニウム（Ｚｒ）等がある。
上記高融照会ｌｌ１４膜（７）は熱処理によりシリサイ
ド化し、サイドウオール（８ｂ）上及び厚い絶縁膜（２
）上の未反応の高融点金属膜（７）ｔ−エツチング法に
より除去する。
ド化し、サイドウオール（８ｂ）上及び厚い絶縁膜（２
）上の未反応の高融点金属膜（７）ｔ−エツチング法に
より除去する。
第２図は上記熱処理直後の状態を拡大して示したもので
あり、配線（５ａ）と拡散層（４ａ、 ４ｂ）の表面付
近に形成されるシリサイド化膜（８ａ、 ８ｂ。
あり、配線（５ａ）と拡散層（４ａ、 ４ｂ）の表面付
近に形成されるシリサイド化膜（８ａ、 ８ｂ。
（８Ｃ）け横方向にも成長するため、ゲート絶縁膜が十
分に薄い条件でシリサイド化膜（８ａ）は領域図におい
て分分断することなく連続する。一方領域（Ｂｌにおい
てはサイドウオール（ｆｌｌ））ｔ−形成する絶縁体が
十分薄いため、拡散層（４ａ、４ｂ）上に形成されるシ
リサイド化膜（８ａ、 ８ｃ）とゲート電極（５ｂ）上
に形成されるシリサイド化膜は連続せず、上記サイドウ
オール（６ｂ）上には未反応の高融点金属膜（７）が残
留する。この状態で上記高融点金属膜（７）全エツチン
グ法により選択的に除去する。
分に薄い条件でシリサイド化膜（８ａ）は領域図におい
て分分断することなく連続する。一方領域（Ｂｌにおい
てはサイドウオール（ｆｌｌ））ｔ−形成する絶縁体が
十分薄いため、拡散層（４ａ、４ｂ）上に形成されるシ
リサイド化膜（８ａ、 ８ｃ）とゲート電極（５ｂ）上
に形成されるシリサイド化膜は連続せず、上記サイドウ
オール（６ｂ）上には未反応の高融点金属膜（７）が残
留する。この状態で上記高融点金属膜（７）全エツチン
グ法により選択的に除去する。
なお、上記実施例ではＰ形シリコン基板にＮ膨拡散層を
形成したもの２示したが、Ｎ形シリコン基板にＰ膨拡散
層を形成したものでもよい。
形成したもの２示したが、Ｎ形シリコン基板にＰ膨拡散
層を形成したものでもよい。
また、牌接するＭ工Ｓトランジスタ間の接続について示
したが、同一のトランジスタ内のゲートソースまたはド
レイン間とを接続する場合でもよい。
したが、同一のトランジスタ内のゲートソースまたはド
レイン間とを接続する場合でもよい。
この発明でぼ、第３図に示すゲート絶縁膜＋３）のエツ
チングと拡散層１４）全形成する工程、及び第４１Ａに
示す絶縁１漢（！１）と第２ポリシリコン膜（１３）？
形成する工程を必要とせず、第１ポリシリコンよりなる
配線（５ａ）とソースまたはドレイン領域である拡散層
（４ａ）の上に高融点金属のシリサイド化膜を形成する
ことＫよシ直接コンタクトを行なうことを特徴とする。
チングと拡散層１４）全形成する工程、及び第４１Ａに
示す絶縁１漢（！１）と第２ポリシリコン膜（１３）？
形成する工程を必要とせず、第１ポリシリコンよりなる
配線（５ａ）とソースまたはドレイン領域である拡散層
（４ａ）の上に高融点金属のシリサイド化膜を形成する
ことＫよシ直接コンタクトを行なうことを特徴とする。
上記のようにして形成されたシリティド化侠は、従来の
方法に比べて低い電気抵抗でゲートとソースまたはドレ
インと全接続する。この接続は第１ポリシリコンよりな
る配線模の周辺の創部においてなされるのでコンタクト
面として要求される面積を従来に比べて著しく減少する
ことができる。
方法に比べて低い電気抵抗でゲートとソースまたはドレ
インと全接続する。この接続は第１ポリシリコンよりな
る配線模の周辺の創部においてなされるのでコンタクト
面として要求される面積を従来に比べて著しく減少する
ことができる。
以上のように、この発明によれば、高融点金属のシリサ
イド化膜を用いてトランジスタの７に極間を直接接続し
たので、信頼性の高い直接コンタクトが実現でき、また
トランジスタの占有面積全縮少して集積度を向上させる
効果がある。
イド化膜を用いてトランジスタの７に極間を直接接続し
たので、信頼性の高い直接コンタクトが実現でき、また
トランジスタの占有面積全縮少して集積度を向上させる
効果がある。
第１図及び第２図はこの発明の一実施例による半導体集
積回路装置及びその製造方法を示す断面図、第３図及び
第４図は従来の半導体集積回路装置及びその製造方法を
示す断面図である。 図において、１はＰ形シリコン基板、２は素子間分離用
の厚い絶縁膜、３はゲート絶縁膜、４ （＋ａ、４ｂ）
はＮ膨拡散層、５は第１ポリシリコン膜、５ａ、５ｂは
それぞれ第１ポリシリコンよりなる配線及びゲート電極
、８（ａａ、ａｂ）は絶縁体で形成されたプイドクオー
ル、７は高融点金属膜、８ （８ａ、８ｂ、８ｃ）はシ
リサイド化膜、９はコンタクト穴、１０はコンタクト面
、ｌｌは絶縁膜、１２はコンタクト穴、１８ は第２ポ
リシリコン膜、１４はコンタクト面、１５はＭ工Ｓトラ
ンジスタ、ＡＩ／ｉシリサイド化膜の連続な領域、Ｂは
シリサイド化膜の不連続な領域である。 なお、各図中同一符号は同一または相当部分を示す。
積回路装置及びその製造方法を示す断面図、第３図及び
第４図は従来の半導体集積回路装置及びその製造方法を
示す断面図である。 図において、１はＰ形シリコン基板、２は素子間分離用
の厚い絶縁膜、３はゲート絶縁膜、４ （＋ａ、４ｂ）
はＮ膨拡散層、５は第１ポリシリコン膜、５ａ、５ｂは
それぞれ第１ポリシリコンよりなる配線及びゲート電極
、８（ａａ、ａｂ）は絶縁体で形成されたプイドクオー
ル、７は高融点金属膜、８ （８ａ、８ｂ、８ｃ）はシ
リサイド化膜、９はコンタクト穴、１０はコンタクト面
、ｌｌは絶縁膜、１２はコンタクト穴、１８ は第２ポ
リシリコン膜、１４はコンタクト面、１５はＭ工Ｓトラ
ンジスタ、ＡＩ／ｉシリサイド化膜の連続な領域、Ｂは
シリサイド化膜の不連続な領域である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (8)
- （１）シリコン基板と、このシリコン基板上に形形成さ
れた絶縁膜と、この絶縁膜に選択的に形成されたコンタ
クト穴と、上記絶縁膜上に形成されたシリコンまたはポ
リシリコンよりなるシリコン層と、上記コンタクト穴の
底部と側部及びシリコン層上に連続して形成され、上記
シリコン基板と直接コンタクトした高融点金属のシリサ
イド化膜を含むことを特徴とする半導体集積回路装置。 - （２）上記シリコン層がポリシリコンからなることを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。 - （３）上記シリサイド化膜が上記シリコン基板内の拡散
層とコンタクトしていることを特徴とする特許請求の範
囲第１項または第２項記載の半導体集積回路装置。 - （４）上記拡散層が絶縁ゲート形電界効果トランジスタ
のソースまたはドレイン領域であることを特徴とする特
許請求の範囲第１項から第３項のいずれかに記載の半導
体集積回路装置。 - （５）上記高融点金属がタングステン（Ｗ）、モリブデ
ン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、クロ
ム（Ｃｒ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）ジルコ
ニウム（Ｚｒ）のいずれかまたはこれらの多層膜あるい
は混合膜であることを特徴とする特許請求の範囲第１項
から第４項のいずれかに記載の半導体集積回路装置。 - （６）シリコン基板上にコンタクト穴を有する絶縁膜を
形成する工程、上記絶縁膜上に選択的にシリコン層を形
成する工程、上記コンタクト穴の底部のシリコン基板上
及び上記シリコン層上に連続して高融点金属膜を形成す
る工程、上記高融点金属膜を熱処理によりシリサイド化
する工程を含むことを特徴とする半導体集積回路装置の
製造方法。 - （７）シリサイド化膜によつて絶縁ゲート形電界効果ト
ランジスタのゲートと他のトランジスタあるいは同じト
ランジスタのソースまたはドレイン領域とを接続するこ
とを特徴とする特許請求の範囲第６項記載の半導体集積
回路装置の製造方法。 - （８）上記高融点金属膜がタングステン（Ｗ）、モリブ
デン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ク
ロム（Ｃｒ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、ジ
ルコニウム（Ｚｒ）のいずれかまたはこれらの多層膜あ
るいは混合膜であることを特徴とする特許請求の範囲第
６項または第７項記載の半導体集積回路装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270400A JPH061776B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270400A JPH061776B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128546A true JPS62128546A (ja) | 1987-06-10 |
| JPH061776B2 JPH061776B2 (ja) | 1994-01-05 |
Family
ID=17485729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60270400A Expired - Lifetime JPH061776B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061776B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132163A (ja) * | 1987-11-17 | 1989-05-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US4994402A (en) * | 1987-06-26 | 1991-02-19 | Hewlett-Packard Company | Method of fabricating a coplanar, self-aligned contact structure in a semiconductor device |
| US6268240B1 (en) | 1997-02-27 | 2001-07-31 | Nec | Static semiconductor memory device capable of enhancing access speed |
| JP2018032883A (ja) * | 1999-05-12 | 2018-03-01 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137675A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device and manufacture thereof |
| JPS6068612A (ja) * | 1983-09-26 | 1985-04-19 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1985
- 1985-11-29 JP JP60270400A patent/JPH061776B2/ja not_active Expired - Lifetime
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| US6268240B1 (en) | 1997-02-27 | 2001-07-31 | Nec | Static semiconductor memory device capable of enhancing access speed |
| JP2018032883A (ja) * | 1999-05-12 | 2018-03-01 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH061776B2 (ja) | 1994-01-05 |
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